完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我的目标是使用EDK 14.4进行Virtex 6的设计。
我收到了自动插入GTX收发器的错误，因此我按照http://www.xilinx.com/support/answers/35055.html中的解决方案进行了修改UCF文件。 现在，我收到以下错误： 阶段2.7设计可行性检查 错误：地点：836 - 没有足够的免费网站可用于组件 以下类型。 GTXE组件数量19站点数量0 阶段2.7设计可行性检查（校验和：74926b4b）实际时间：34分49秒 完成Placer的总实时时间：34分49秒 Placer完成的总CPU时间：34分39秒 错误：包装：1654 - 时序驱动的放置阶段遇到错误。 映射已完成。 有关详细信息，请参阅MAP报告文件“system_map.mrp”。 包装阶段遇到的问题。 我的UCF文件有“CONFIG PROHIBIT = GTXE1_X * Y *;” 添加到它。 我不确定如何处理这个问题。 任何帮助，将不胜感激。 以上来自于谷歌翻译 以下为原文 I'm targetting a design for a Virtex 6 using EDK 14.4. I was receiving the error where the GTX transceviers were automatically inserted, so I followed the solution in http://www.xilinx.com/support/answers/35055.html, where we modified the UCF file. Now, I am getting the following error: Phase 2.7 Design Feasibility CheckERROR:Place:836 - Not enough free sites available for the components of the following type(s). GTXE Number of Components 19 Number of Sites 0Phase 2.7 Design Feasibility Check (Checksum:74926b4b) REAL time: 34 mins 49 secs Total REAL time to Placer completion: 34 mins 49 secs Total CPU time to Placer completion: 34 mins 39 secs ERROR:Pack:1654 - The timing-driven placement phase encountered an error.Mapping completed.See MAP report file "system_map.mrp" for details.Problem encountered during the packing phase. My UCF file has "CONFIG PROHIBIT = GTXE1_X*Y*;" added to it. I am uncertain how to proceed with this issue. Any help would be appreciated. 
0
|
|
相关推荐
4个回答
|
|
|
使用通配符编写时，您的PROHIBIT约束包括所有GTXE，因此您没有任何自己的实例化设计元素。
您需要确定设计实际上没有使用哪些GTXE，并为每个GTXE添加适当的PROHIBIT约束。 当您不添加PROHIBIT约束时，您获得的实际错误消息是什么？ - Gabor 以上来自于谷歌翻译 以下为原文 As written with wildcards, your PROHIBIT constraint includes all GTXE's so you don't have any for your own instantiated design elements. You'd need to figure out which GTXE's are actually not used by the design and add the appropriate PROHIBIT constraint for each one. What's the actual error message you're getting when you don't add the PROHIBIT constraint? -- Gabor |
|
|
|
|
|
嗨gszakacs，
感谢您的回复。我在设计中不使用任何GTX组件。 我可以重新运行设计以获得确切的错误消息。 以上来自于谷歌翻译 以下为原文 Hi gszakacs, Thanks for your reply. I don't use any GTX components in my design. I can rerun the design to get the exact error msg. |
|
|
|
|
|
你要针对什么部分和包装？
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 What part and package are you targetting? ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
嗨mcgett，
我的目标是： 设备：xc6vlx240tPackage：ff1156SpeedGrade：-1 有什么建议么？ 谢谢， 以上来自于谷歌翻译 以下为原文 Hi mcgett, I'm targeting: Device: xc6vlx240t Package: ff1156 SpeedGrade: -1 Any suggestions? Thanks, |
|
|
|
|
只有小组成员才能发言，加入小组>>
2380 浏览 7 评论
2797 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2262 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2428 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
544浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
365浏览 1评论
1962浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1759
评论
淘帖
1023
