[问答]

悬挂所有引脚DIA0至DIA 31实现和生成位文件会发出如下警告

1220 引脚

问答对人有帮助，内容完整，我也想知道答案 0 我正在创建一个双端口ROM，双方都是一样的：7位地址，32位数据。非常简单的ISE 13.3项目可以从这里下载。实现和生成位文件会发出如下警告： PhysDesignRules：812 - 从DIA0到DIA31的悬挂引脚。我知道这个页面，但我不确定这是否适用于此。我打开了一个webcase，我也创建了一个类似的项目，只需用RAM.1替换ROM。合成，实现2。注释和取消注释第46,473行。综合，重新实现它似乎与WEA信号有关。自星期六以来，我将不得不等到星期一才能考虑网络案例，也许有人可以测试这是否适用于13.4？以上来自于谷歌翻译以下为原文 I'm creating a dual-port ROM, both sides are the same: 7-bit address, 32-bit data. Very simple ISE 13.3 project can be downloaded from here. Both Implementing and Generating the bit file gives warning like this one: PhysDesignRules:812 - Dangling pin all the way from DIA0 to DIA31. I'm aware of this page, but am not sure if that applies here. I've opened a webcase, and I have also created a similar project, just replacing ROM with RAM. 1. synthesize, implement 2. comment and uncomment lines 46, 47 3. synthesize, re-implement it seems it has something to do with the WEA signal. Since its Saturday, I'll have to wait till Monday for the web-case to be even considered, maybe someone can test if this works with 13.4? 0
2018-10-10 11:04:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报李小波相关推荐 • 啊！！看看这个图！！ 2660 • 强制更新所有MCC生成的文件 750 • Vivado会对内存级联中未连接的奇偶校验信号发出很多警告 7179 • xdc合成发出警告Common-17-69的解决办法？ 7899 • 求助，左对齐/复制功能/或其他解决方案？ 260 • 使用2014.1生成位文件Vivado时出现错误的解决办法？ 2716 • 怎么设计悬挂运动控制系统？ 1529 • Spartan-6 FPGA生成编程文件时的两个警告是什么意思？ 1404 • 使用xdl -ncd2xdl test.ncd生成xdl文件出现警告怎么解决？ 3172 • 求助懂汇编的大神~~~~~ 1990 1个回答

答案对人有帮助，有参考价值 0 我假设您使用块内存生成器核心或推断或实例化RAM原始。如果是这样，则可能适用以下AR。 http://www.xilinx.com/support/answers/31378.htmChances现在已经通过webcase解决了这个问题，但只是因为这个问题。以上来自于谷歌翻译以下为原文 I assume you using the Block Memory Generator core or inferring or instantiating RAM primitves. If so it is likely the following AR may apply. http://www.xilinx.com/support/answers/31378.htm Chances are this has been resolved through the webcase by now but just incase.

2018-10-10 11:20:53 评论举报王树林