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我正在创建一个双端口ROM,双方都是一样的:7位地址,32位数据。非常简单的ISE 13.3项目可以从这里下载。实现和生成位文件会发出如下警告:
PhysDesignRules:812 - 从DIA0到DIA31的悬挂引脚。我知道这个页面,但我不确定这是否适用于此。 我打开了一个webcase,我也创建了一个类似的项目,只需用RAM.1替换ROM。 合成,实现2。 注释和取消注释第46,473行。综合,重新实现它似乎与WEA信号有关。 自星期六以来,我将不得不等到星期一才能考虑网络案例, 也许有人可以测试这是否适用于13.4? 以上来自于谷歌翻译 以下为原文 I'm creating a dual-port ROM, both sides are the same: 7-bit address, 32-bit data. Very simple ISE 13.3 project can be downloaded from here. Both Implementing and Generating the bit file gives warning like this one: PhysDesignRules:812 - Dangling pin all the way from DIA0 to DIA31. I'm aware of this page, but am not sure if that applies here. I've opened a webcase, and I have also created a similar project, just replacing ROM with RAM. 1. synthesize, implement 2. comment and uncomment lines 46, 47 3. synthesize, re-implement it seems it has something to do with the WEA signal. Since its Saturday, I'll have to wait till Monday for the web-case to be even considered, maybe someone can test if this works with 13.4? |
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1个回答
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我假设您使用块内存生成器核心或推断或实例化RAM原始。
如果是这样,则可能适用以下AR。 http://www.xilinx.com/support/answers/31378.htmChances现在已经通过webcase解决了这个问题,但只是因为这个问题。 以上来自于谷歌翻译 以下为原文 I assume you using the Block Memory Generator core or inferring or instantiating RAM primitves. If so it is likely the following AR may apply. http://www.xilinx.com/support/answers/31378.htm Chances are this has been resolved through the webcase by now but just incase. |
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只有小组成员才能发言,加入小组>>
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