使用EDK 9.1计算DCT的自定义IP显示错误

你好
我添加了一个使用EDK 9.1计算DCT的自定义IP（创建和导入外设向导）。
当我尝试生成比特流文件时，我显示此错误：
错误：NgdBuild：604  - 逻辑块'core_dct_0 / core_dct_0 / USER_LOGIC_I / dct_inst'
类型'dct'无法解析。
引脚名称拼写错误会导致这种情况，
缺少edif或ngc文件，或类型名称的拼写错误。
符号'dct'
目标'virtex2p'不支持。
我尝试manysolutionin这个forumbut我找不到合适的人。
模块DCT的实例化是
--DCT模块实例化
组件dct是
港口 （
CLK：IN std_logic;
RST：IN std_logic;
xin：IN std_logic_vector（7 downto 0）;
dct_2d：OUT std_logic_vector（11 downto 0）;
rdy_out：OUT std_logic）;
最终组件;
signal dct_module_rst：std_logic;
信号dct_module_xin：std_logic_vector（7 downto 0）;
信号dct_module_output：std_logic_vector（11 downto 0）;
信号dct_module_rdy_out：std_logic;
开始
- 此处添加了USUS逻辑实现
dct1：dct
港口地图（
CLK => Bus2IP_Clk，
RST => dct_module_rst，
xin => dct_module_xin，
dct_2d => dct_module_output，
rdy_out => dct_module_rdy_out）;
请任何建议可以帮助我。



以下为原文


Hi I have add a custom IP that calculate the DCT with EDK 9.1 (create and import peripheral wizard) . When I try to generate the bitstream file, I show this error:ERROR:NgdBuild:604 - logical block 'core_dct_0/core_dct_0/USER_LOGIC_I/dct_inst'   with type 'dct' could not be resolved. A pin name misspelling can cause this,   a missing edif or ngc file, or the misspelling of a type name. Symbol 'dct'   is not supported in target 'virtex2p'.


I try many solution in this forum  but I don't find the right one.
the instantiation of the module DCT is



--DCT module instantiation
  component dct is
   PORT (
      CLK                      : IN std_logic;   
      RST                      : IN std_logic;   
      xin                         : IN std_logic_vector(7 downto 0);         
      dct_2d                  : OUT std_logic_vector(11 downto 0);   
      rdy_out                 : OUT std_logic);   
  end component;
  
  signal dct_module_rst: std_logic;
  signal dct_module_xin: std_logic_vector(7 downto 0);
  signal dct_module_output: std_logic_vector(11 downto 0);
  signal dct_module_rdy_out: std_logic;






begin


  --USER logic implementation added here
  dct1: dct   
  port map (
CLK       => Bus2IP_Clk,
RST       => dct_module_rst,
xin          => dct_module_xin,
dct_2d   => dct_module_output,
rdy_out  => dct_module_rdy_out);




Please any suggestion can help me.