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我的设计是使用40MHz输入时钟来创建40MHz，80MHz和两个可变频率输出时钟。
这两个输出时钟上的可变频率分别为80 / 120,40 / 60,20 / 30,10 / 15,5 / 7.5和2.5 / 3.75MHz。 主要设计利用率如下：9 BUFGMUX_VIRTEX4,2 BUFG，1 DCM_ADV，3 PMCD。 在尝试将此时钟生成模块集成到现有设计中时，我在路由期间收到警告＃438。 我发现Xilinx回答记录23873，这似乎是一个类似于我所看到的问题。 我对提议的解决方案有些警惕，它使用4个BUFGMUX作为2：1时钟多路复用器，然后是基于常规逻辑的最终4：1输出多路复用器。 有没有其他人有这个问题，如果是这样，这个提议修复用于解决它？消息由brian_silvus编辑于08-14-2007 10:19 AM 以上来自于谷歌翻译 以下为原文 I have a design where I use a 40MHz input clock to create a 40MHz, 80MHz, and two variable-frequency output clocks. The variable-frequencies on these two output clocks are 80/120, 40/60, 20/30, 10/15, 5/7.5, and 2.5/3.75 MHz respectively. The major design utilization is as follows: 9 BUFGMUX_VIRTEX4, 2 BUFG, 1 DCM_ADV, 3 PMCD. When attempting to integrate this clock generation block into our existing design, I receive a warning #438 during routing. I found Xilinx answer record 23873, which seems to be a problem similar to what I'm seeing. I'm just somewhat wary of the proposed solution, which is using 4 BUFGMUX's as 2:1 clock muxes and then a final 4:1 output mux based on regular logic. Has anyone else had this problem, and, if so, was this proposed fix used to solve it? Message Edited by brian_silvus on 08-14-2007 10:19 AM 
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3个回答
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您可以发布完整的错误消息吗？您使用的是什么软件版本/服务包？
以上来自于谷歌翻译 以下为原文 Can you post the full error message? What Software version/service Pack are you using? |
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“警告：路由：438 - 路由器检测到由于本地拥塞导致的不可路由情况。路由器将完成设计的其余部分，并将一个或多个连接保留为未路由。这种行为的原因可能是将过多的逻辑放入
单个CLB。“这可以在没有任何SP的情况下使用ISE 9.1。 您可以在下面看到链接以获取更多信息，尽管这已在ISE 8.2中报告过.http：//www.xilinx.com/xlnx/xil_ans_display.jsp？iLanguageID = 1＆amp; iCountryID = 1＆amp; getPagePath = 23873 以上来自于谷歌翻译 以下为原文 "WARNING:Route:438 - The router has detected an unroutable situation due to local congestion. The router will finish the rest of the design and leave one or more connections as unrouted. The cause of this behavior might be putting too much logic into a single CLB." This was seen using ISE 9.1 without any SP's. You can see the link below for more information, although this was reported in ISE 8.2. http://www.xilinx.com/xlnx/xil_ans_display.jsp?iLanguageID=1&iCountryID=1&getPagePath=23873 |
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正如你所链接的解决方案记录所说，有一个芯片限制，不超过4个全局时钟可以驱动一个CLB中的非clk引脚（LUT输入等）。
在打印此警告后，PAR应写出部分路由的.ncd，您可以通过在FPGA编辑器中打开它来检查您的设计是否违反了此限制。 在确认SR中的信息适用之前，没有理由在解决方法上刻录额外的BUFG。 以上来自于谷歌翻译 以下为原文 As the Solution Record you've linked says, there is a silicon limitation that no more than 4 Global Clocks can drive non-clk pins (LUT inputs, etc.) in one CLB. PAR should write out a partially routed .ncd after this warning is printed which you can use to check whether your design is violating this limitation by opening it in FPGA Editor. There's no reason to burn extra BUFGs on the workaround until you confirm that the information in the SR applies. |
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