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在Virtex 6上,是否可以创建有线或两个BUFR来在同一个区域时钟网络上实现2:1时钟多路复用器(没有输入时钟也没有输出时钟离开专用时钟路由)?
这将是BUFGMUX的区域等价物。 看来这应该是可行的(我认为结构会实现这一点)但我不知道如何约束/欺骗ISE工具来做到这一点。 谢谢, -acr4 以上来自于谷歌翻译 以下为原文 On a Virtex 6, is it possible to create a wired-or of two BUFR's to implement a 2:1 clock mux onto the same regional clock net (without either input clock nor the output clock leaving the dedicated clock routes)? This would be the regional equivalent of a BUFGMUX. It seems that this should be feasible (I think the fabric would implement this) but I don't know how to constraint/trick the ISE tools into doing this. Thanks, -acr4 |
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1个回答
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无论使用哪种功能,都无法在FPGA中创建有线OR(旧的和现在过时的系列都有三态缓冲器)。
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 以上来自于谷歌翻译 以下为原文 It is not possible to create a wired OR in an FPGA (older and now obsolete families did have tri-state buffers) regardless of the feature that is used. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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只有小组成员才能发言,加入小组>>
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