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请问如何判断一个函数是否发生了L1P冲突失效和L1D miss？

1652 Cache

问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由一只耳朵怪于 2018-6-22 11:19 编辑如何知道，比如具体优化的某个函数是否发生了L1P和L1D的cache 冲突情况，用来知道这个函数是否有cache优化空间？ 0
2018-6-22 04:44:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 60 个回答。邀请回答 heks 该类别下有 60 个回答。邀请回答普罗旺斯的薰衣草该类别下有 55 个回答。邀请回答 wang21cj 该类别下有 48 个回答。邀请回答 lksas 该类别下有 47 个回答。邀请回答 chm5 该类别下有 45 个回答。邀请回答 hgimtk 该类别下有 45 个回答。邀请回答 fdhsfagd 该类别下有 43 个回答。邀请回答颜刚YanG 该类别下有 43 个回答。邀请回答风动影随该类别下有 41 个回答。邀请回答 huzp_bbs 该类别下有 41 个回答。邀请回答 ggfx 该类别下有 41 个回答。邀请回答站着幻想该类别下有 41 个回答。邀请回答 zhhx1985 该类别下有 41 个回答。邀请回答 K_Ming 该类别下有 40 个回答。邀请回答 kghfh 该类别下有 40 个回答。邀请回答 lifei639156 该类别下有 39 个回答，其中被选为最佳答案 1 次。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 msvdsufsdf 该类别下有 39 个回答。邀请回答 dsdfshf 该类别下有 39 个回答。邀请回答举报沈家春相关推荐 • 138上DSP的ram里L1P，L1D，L2都分别有两个，请问这两个L1P在程序运行的时候是同时自动运行的吗？ 7494 • C6678 多核程序的初始化及L1P cache一致性问题 4783 • C6678芯片CACHE设置问题 2643 • C6000 DSP二级cache的工作机理，是不是说，代码段.text中的指令要从DDR或者SDRAM中被搬运或者映射到L1P cache中才能被执行？ 2295 • 6678中CACHE的空间使用问题 8207 • DSP如何在L2CACHE中区分哪一块数据是代码，需要载入到L1PCACHE中，哪一块是数据，需要载入到L1DCACHE中呢？ 3758 • 如何理解C6678中关于cache的描述？ 3850 • 请问多核导航必须使用Cache吗？ 1340 • 关于Cache打开的问题，请大神帮我看看是什么原因？ 2975 • 请问如何解决cache L1D 占用MSMC空间的问题？为什么会出现这种情况啊？ 1980 6个回答

答案对人有帮助，有参考价值 0 如果不先判断某个函数是否发生了了L1P冲突和L1D冲突，又怎么能知道去优化哪里

2018-6-22 04:54:36 评论举报沈家春

答案对人有帮助，有参考价值 0 viczeng 发表于 2018-6-22 04:54 如果不先判断某个函数是否发生了了L1P冲突和L1D冲突，又怎么能知道去优化哪里关键是你没有办法预知L1P和L1D冲突，你只能是根据TI的一些guide采取一些能够避免冲突的措施，对代码尽心调整。另外说一下，你是要做一个库，还是一个工程？如果是库的话，放到不同的应用当中得到的结果也会不一样，需要profile，然后看反馈的信息再调整代码。

2018-6-22 05:04:26 评论举报刘颖

答案对人有帮助，有参考价值 0 cmh8 发表于 2018-6-22 05:04 关键是你没有办法预知L1P和L1D冲突，你只能是根据TI的一些guide采取一些能够避免冲突的措施，对代码尽心调整。另外说一下，你是要做一个库，还是一个工程？如果是库的话，放到不同的应用当中得到的结果也会不一样，需要profile，然后看反馈的信息再调整代码。 ... 可以详细阅读《TMS320C64x+ DSP Cache User's Guide》，了解一下 3.4.3 Avoiding L1P Conflict Misses .................................................................................... 56 3.4.4 Avoiding L1D Conflict Misses.................................................................................... 60 3.4.5 Avoiding L1D Thrashing .......................................................................................... 62 3.4.6 Avoiding Capacity Misses ........................................................................................ 64 3.4.7 Avoiding Write Buffer Related Stalls ............................................................................ 66

2018-6-22 05:21:49 评论举报刘颖

答案对人有帮助，有参考价值 0 cmh8 发表于 2018-6-22 05:04 关键是你没有办法预知L1P和L1D冲突，你只能是根据TI的一些guide采取一些能够避免冲突的措施，对代码尽心调整。另外说一下，你是要做一个库，还是一个工程？如果是库的话，放到不同的应用当中得到的结果也会不一样，需要profile，然后看反馈的信息再调整代码。 ... 1. 关于你说的没办法预知L1P和L1D冲突问题我想说的是，那是因为对cache的运行机制没有彻底了解，烂熟于心，对于DSP的二级缓冲机制的不了解，必然会觉得DSP像一个黑盒子一样，不可预测。如果了解了二级缓存的运行机制，代码和数据是如何从DDR导入到L2CACHE，地址是如何映射的，数据内容是如何替换的等等。只有了解了这些基本知识，才能对代码进行判断和分析，预知。 2. 关于ti的一些建议问题，以前也感觉优化只能跟着ti的文档走，只是一些技巧，这里搞一下，那里搞一下，往往ti列举的例子都是很特殊的，它举的例子，你实际中根本不会碰到，问题在于没有了解ti推荐技巧的本质所在，不知道背后的实质，不知道ti为什么这么做，就很被动。

2018-6-22 05:38:18 评论举报沈家春

答案对人有帮助，有参考价值 0 viczeng 发表于 2018-6-22 05:38 <blockquote class="quote"/> 1. 关于你说的没办法预知L1P和L1D冲突问题我想说的是，那是因为对cache的运行机制没有彻底了解，烂熟于心，对于DSP的二级缓冲机制的不了解，必然会觉得DSP像一个黑盒子一样，不可预测。你好，抱歉，可能没有表达准确，我想表达的意思是你的对于L1P和L1D的冲突，在你写代码的时候是无法准确预知的，只有代码写完了，然后可以通过CCS profile的功能，才能看到那些函数出现了L1P，L1D的冲突，冲突占用的cycle是多少等等。同意你关于熟悉二级缓存机制对于有效避免冲突的观点，对于DSP的二级CACHE缓存机制越是熟悉，在写代码的过程中，就能通过一些技巧和经验避免冲突。关于DSP的二级缓存机制，可以参考《TMS320C64x DSP Two-Level Internal Memory Reference Guide》 http://www.ti.com/lit/ug/spru610c/spru610c.pdf。多谢你的建议，需要了解优化的技巧，需要了解DSP流水线的结构，缓存的机制，冲突产生的原因，BIOS的工作机制，内存的使用，编译器，EDMA的使用，DSP指令的功能单元的作用以及工作原理等等，是一个系统化的过程。关于优化，我推荐你看一下《TMS320C6000 Programmer’s Guide》 http://www.ti.com/lit/ug/spru198k/spru198k.pdf，里面有一些C代码以及编译器选项的优化。

2018-6-22 05:51:31 评论举报刘颖

答案对人有帮助，有参考价值 0 cmh8 发表于 2018-6-22 05:51 你好，抱歉，可能没有表达准确，我想表达的意思是你的对于L1P和L1D的冲突，在你写代码的时候是无法准确预知的，只有代码写完了，然后可以通过CCS profile的功能，才能看到那些函数出现了L1P，L1D的冲突，冲突占用的cycle是多少等等。同意你关于熟悉二级缓存机制对于有效避免冲突的观点，对于DSP的二级CACHE缓存机 ... 我要谢谢你的！

2018-6-22 06:03:24 评论举报沈家春

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