6678中CACHE的空间使用问题

hdfsf 发表于 2018-6-21 13:36
1. 用到哪个就把哪个读进cache，把原来的置换出去；
2. L1D和LL2的cache一致性不需要手工干预，所以可以不用管；如果是DDR或SL2的可Cache空间，在不在cache不能确定，做完memset之后需要writeback。

werywer 发表于 2018-6-21 13:42
不是说L2的cache一致性由硬件维护么，所以不需要手动维护，那么我这一小段检测程序里面，为什么DDR3里面的前128个字节不对呢？

zbb9612 发表于 2018-6-21 13:54
 你是用DMA将LL2数据搬到DDR么，如果这块DDR的属性配置为cacheable，则需要在DMA启动前对这个DDR区域进行L1D cache invalid操作。
                                                                          

werywer 发表于 2018-6-21 14:06
但是，
1,EDMA传输数据不是直接传输到内存中么？即使DDR被cacheable了，传输到DDR内存中的数据也应该是对的啊？
2，难道是:我从memory browser中看的是DDR cache中的内容，而不是真正内存中的麽？

zbb9612 发表于 2018-6-21 14:11
EDMA是直接将数据传到DDR，不会经过cache；但是如果DDR是cacheable，则有可能会被cache controller在cache replacement时将DDR对应cache中的旧数据flush 覆盖；L2 memory不需要收到维护cache一致性。
请参阅c66x cache user guide。
                                                                          

werywer 发表于 2018-6-21 14:23
Andy, 正如你在附件图片中看到的，，EDMA传输到DDR内存中的数据是正确的，，但是当我在传输完成之后再访问DDR时，即程序中对DDR3_TEST3的访问，访问的是其cache中的内容，虽然我在访问之前添加了cache无效语句如图，但是好像并没有起作用，我用单步运行程序，发现前两次cache的内容是错误的正好对应128字节，，那么为什么我 ...

hdfsf 发表于 2018-6-21 13:36
1. 用到哪个就把哪个读进cache，把原来的置换出去；
2. L1D和LL2的cache一致性不需要手工干预，所以可以不用管；如果是DDR或SL2的可Cache空间，在不在cache不能确定，做完memset之后需要writeback。

werywer 发表于 2018-6-21 14:46
如果将L1D CACHE设置为32KB,L1P CACHE设置为32KB,L2 CACHE设置为0KB；
然后我在DDR3中定义一个数组float KUX[8192*7];其占用存储空间为224KB；
那么，我在程序中相对该数组进行CACHE_inv操作，请问下面这样操作对么？

zbb9612 发表于 2018-6-21 14:58
跳的是实际数据的长度，不会有冲突错误，注意填的地址及长度要保证cache line对齐，对于L1D cache line是64Bytes，L2D cache line是128bytes。