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本帖最后由 一只耳朵怪 于 2018-6-20 11:23 编辑
1、大家好,如标题所述,我的一个C6657板子SRIO、PCIE、HyperLink这几个接口我都用不到,是不是这几路查分输入时钟我就可以不用接了? 2、如上图所示DDRCLK最好输入多少M,内部使用最方便,请问我这个时钟配成62.5M可行,内部PLL能生成DDR正常使用的时钟吗? 我想用一片CDCM61002,正好能生成一路100M查分时钟给CORECLK用,另一路62.5M给DDRCLK用,不知道这样可行? Come on, Let's go! |
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2个回答
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1. PCIE, Hyerlink不用的话,接到固定电平。SRIO和ethernet口是复用的,所以clock的接法要看用不用ethernet。具体在下面的文档上都有说明。
3.3 Unused Clock Inputs http://www.ti.com/lit/an/sprabi2c/sprabi2c.pdf 2. c6657 datasheet要求The DDR3 interface can operate at 800 Mega transfers per second (MTS), 1033 MTS, and 1333 MTS.工作在这三个频率,偏离的话,会影响DDR3的稳定性。 https://e2e.ti.com/support/dsp/c6000_multi-core_dsps/f/639/t/468047 |
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vuywsdfwf 发表于 2018-6-20 07:03 非常感谢! Come on, Let's go! |
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只有小组成员才能发言,加入小组>>
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