[问答]

CPU频率是1GHz 也就是1ns的样子反转一次信号逻辑门延迟大概是20ns左右那么不会混乱吗？

问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由现在/明白于 2018-1-24 10:10 编辑门延迟大于cpu时钟？那cpu中的运算器是怎样工作的呢？它内部是不是低于1ns延迟的门电路呀？ 0
2018-1-24 10:07:29　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 100 个回答。邀请回答 jf_50240986 该类别下有 84 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报王小猫相关推荐 • 用FPGA能产生1nS的脉冲吗？ 11133 • 用FPGA能产生1nS的脉冲吗？ 4019 • 信号完整性经验总结 2006 • 【verilog每日一练】Testbench的时钟信号的产生 2994 • 【verilog每日一练】Testbench的仿真时间单位和仿真精度 3343 • 1ns脉冲放大 3906 • ADuM3200隔离输出检测到20nS毛刺脉冲 1906 • FPGA实战演练逻辑篇49：基本的时序分析理论2 3270 • 信号完整性工程师总结的精华100例 2638 • 放大器选型：5V，长度1ns的TTL信号放大到8V 2455 3个回答

答案对人有帮助，有参考价值 0 理论上讲，尽可能降低门延迟可提高CPU时钟频率，但不代表CPU内部一定需要由低于1ns延迟的门电路组成才能使时钟达到1GHZ，即使采用1ns延迟的门电路也能达到1GHZ，不过会增加电路的复杂性与芯片体积，同时功耗也是需要考虑的。

2018-1-24 11:29:59 评论举报晓晓江南