[问答]

关于Verilog中always块敏感信号的疑问与讨论。

问答对人有帮助，内容完整，我也想知道答案 0 现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n) if(!Rst_n)begin 复位语句; end else begin 语句0； end 然后如果我要在敏感信号中添加上升沿条件1 触发，编译器就会报错？ always@(posedge Sysclk or negedge Rst_n or posedge 条件1) if(!Rst_n)begin 复位语句; end else if(条件1) begin 语句0； end 是不是Verilog中，不支持2个 posedge？如果要这么做只能先用assign把信号连起来再写入敏感信号列表？ 0
2017-9-18 17:24:19　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 li电子相关推荐 • Verilog中的always块内的语句执行的速度？ 6325 • 请问always中敏感信号能双边沿触发吗？ 4148 • 关于verilog中always块里阻塞赋值的问题 9714 • Verilog中什么是过程啊?有点乱 2994 • 初学者求助 Verilog 的 if 语句 2431 • 新手学习verilog的两个问题 3339 • 关于always语句的问题 3756 • verilog always综合出来的信号是否要经过触发器？ 3801 • Xilinx中的问题产生了具有边沿敏感中断的AXI组件怎么解决？ 1125 • for always可以在block中合成的吗？ 1697 2个回答

答案对人有帮助，有参考价值 0 always语句是并行的，你可以把这个放在下一个always语句中。

2017-9-19 19:13:06 评论举报魏玉西