verilog always综合出来的信号是否要经过触发器？

4002 触发器

问答对人有帮助，内容完整，我也想知道答案 0 always @( r_MAS_FSM ) begin case ( r_MAS_FSM ) P_MAS_IDLE : r_DATA_O <= 1'b0 ; P_MAS_START : r_DATA_O <= 1'b0 ; P_MAS_TX : r_DATA_O <= r_WR_SHF[7] ; P_MAS_TX_ACK : r_DATA_O <= 1'b0 ; P_MAS_DONE : r_DATA_O <= 1'b1 ; default : r_DATA_O <= 1'b0 ; endcase end 对于这个语句我在实际综合后查看电路发现最终输出的r_DATA_O根本没有经过触发器也就是说这个语句综合产生的电路和我用assign产生的没有区别,都是组合逻辑,是这样的吗? 对于always语句是不是只有敏感条件是上升沿或者下降沿的时候综合之后才会经过D触发器否则产生出来的还是组合逻辑电路，是不是这样的情况？有谁知道的能告诉一下哇，多谢各位了？ 0
2015-1-4 14:19:21　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报英雄孤寂相关推荐 • Verilog中的always块内的语句执行的速度？ 6601 • 简单的verilog设计同步清零触发器求助 11897 • 关于Verilog中always块敏感信号的疑问与讨论。 10190 • 为什么触发器要满足建立时间和保持时间 7621 • 为什么触发器要满足建立时间和保持时间 2261 • 新建两个D触发器的目的是什么 2332 • 如何用Verilog HDL语言描述D型主从触发器模块 1850 • 为什么与非门触发器输入信号要非 4275 • 怎么使用D触发器设计计数器verilog 5238 • 大神们，小弟是新手，今天看夏宇闻老师的Verilog书有一点很基础的问题求解答 4180 2个回答

答案对人有帮助，有参考价值 0 这段代码产生组合逻辑，要使用D触发器，则要设置敏感条件为时钟沿

2015-1-4 14:49:27 评论举报 ieda

答案对人有帮助，有参考价值 0 always块中可以描述组合逻辑，也可以描述时序逻辑，关键看你的always块中的敏感列表，如always@（posedge clk），即以时钟上升沿或下降沿为触发信号的，会被综合成时序电路；而以电平为敏感信号的，如always@（clk）,则会被综合为组合逻辑电路。

2015-1-4 17:52:43 评论举报梅雪松