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本帖最后由 laihuadewuyu 于 2013-10-12 12:22 编辑
在用verilog hdl 编写代码的时候，为了得到一个上升沿突变信号，我这样处理的 always @ （posedge clk） begin sig_out=1‘b0； sig_out=1’b1; end 这样写有效果吗？？？？ 
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8个回答
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不是为了仿真，是为了触发外围的一个芯片，需要一个由低到高的突变信号，我那样写达不到效果吗
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2013-10-11 08:38:19
评论
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实在要这样的话，个人意见加个复位信号，用个计数器计数，这样所需脉冲的宽度、触发时间都可控，
简单的例如： always @(posedge clk or negedge rst) begin if(!rst) cnt<=2'd0; else if(cnt==2'd2) cnt<=2'd2; else cnt<=cnt+1'b1; end 后面再写个case语句,cnt等于0，d_out为0；cnt等于1，d_out为1；cnt等于2，d_out为2。 |
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上面的后面写错了，是cnt等于2，d_out为0；
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明显不可以啊，可以这样写啊
reg [1:0] cnt; always (posedge clk or negedge rst) begin if (!rst) begin sig_out <=0; cnt <=2'b0; end else begin if(cnt == 2'b10) begin sig_out <=~sig_out; cnt <=2'b0; end else begin cnt <= cnt +2'b1; end end |
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2013-10-12 10:11:32
评论
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楼主的设计是错误的，你所设计，生成的是时序逻辑，不可以使用阻塞赋值。
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取反啊 sig_out=~sig_out
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不知道楼主说的不是太清楚，突变信号是电平呢，还是脉冲？最简单的处理方法：
always@(posedge clk) if(!rst)begin cnt <= 0; pulseRst <= 0; end else begin cnt <= (cnt >5)?cnt:(cnt+1); pulseRst <= (cnt >2)?1:0; end 以上给出的是一个上升沿电平信号；如果需要的是正脉冲，则只需要将“ pulseRst <= (cnt >2)?1:0;”改为“ pulseRst <=( (cnt >2)&&（cnt<4）)?1:0;”即可。 |
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