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[问答] 如何定义pll输出时钟实现彼此异步?
68 pll 时钟
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嗨,
我需要如何定义pll输出时钟,我期望pll的输出时钟彼此异步。
但该工具正在对pll的两个输出时钟进行时序分析。
实际上它们是假路径,我怎么能避免这种情况。
0
2019-11-8 07:20:03   评论 分享淘帖 邀请回答

相关问题

2个回答
嗨,
默认情况下,PLL输出时钟将被视为彼此同步,并将进行分析。
如果要覆盖此行为并将其声明为false路径
NET“PLL_clk_out1_net_name”TNM_NET = grp1;
NET“PLL_clk_out2_net_name”TNM_NET = grp2;
TIMESPEC TS_ignore =从“grp1”到“grp2”TIG;
要么
该工具将自动创建时间组并传播对MMCM / PLL输出的约束,您可以在TIG约束中使用这些时间组名称。
组的名称将类似于pll_instance_name_clkout1,如果在子模块中具有PLL实例化,则将完整的层次结构名称附加到顶层,如top_pll_instance_name_clkout1。
您可以在MAP之后生成的PCF文件中找到这些时间组名称。
TIMESPEC TS_ignore =从“pll_instance_name_clkout0”到“pll_instance_name_clkout1”TIG;
谢谢,
迪皮卡。
谢谢,迪皮卡.----------------------------------------------
---------------------------------------------- Google之前的问题
张贴。
如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。
如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星)
2019-11-8 07:29:22 评论

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哪个设备&
您正在使用PLL模式吗?
什么是输入和输出时钟要求?
_______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。
因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。
2019-11-8 07:35:23 评论

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