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大家好,
我正在设计一个数字电路(在硅上,而不是FPGA)。 我想创建一系列逆变器。 现在我有: assign delay15 =!delay14; assign delay14 =!delay13; assign delay13 =!delay12; ... 我知道合成器会将这种情况简化为单个逆变器(见图),但我想要额外的路由延迟。 有谁知道编译器指令关闭简化? 请注意,这是梳状逻辑延迟(比最快时钟快几倍)。 我理解这些延误通常是一个坏主意。 但是,我正在做的事情是必要的。 谢谢, 凯文 以上来自于谷歌翻译 以下为原文 Hello all, I am designing a digital circuit (on silicon, not FPGA). I want to create a chain of inverters. right now I have: assign delay15 = !delay14; assign delay14 = !delay13; assign delay13 = !delay12; ... I know that the synthesizer will see simplify this to a single inverter (see picture), but I want the extra routing delay. Does anyone know the compiler directive to turn off the simplification? Note that this is a comb logic delay (several times faster than the fastest clock). I understand these delays are usually a bad idea. However, it is necessary for what I am doing. Thanks, Kevin |
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2个回答
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你在这里发帖,为什么?
我建议你正在做的事情(异步设计)会以泪流满面。 不要这样做。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 And you are posting here, why? I suggest the what you are doing (asynchronous design) will end in tears. Do not do it that way. Austin Lesea Principal Engineer Xilinx San Jose |
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@ geco.kevin
>>我正在设计一个数字电路(在硅上,而不是FPGA)。 然后你应该问你用来合成的工具& 为这个设计做PAR。 PS一个选项是从标准单元库中实例化逆变器。 这些手动实例化通常在ASIC流程中不受合成工具的干扰。 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 @geco.kevin >> I am designing a digital circuit (on silicon, not FPGA). Then you should ask the tool you use to synthesize & do PAR for this design. PS one option is to instantiate an inverter from your standard cell library. These manual instantiations are usually left unmolested by the synthesis tool in an ASIC flow. - Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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只有小组成员才能发言,加入小组>>
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