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广东 东莞 设计开发工程师
  • 回答了问题 2014-4-20 09:18

    《从算法设计到硬线逻辑的实现》中第十章练习6-在Verilog H...

    工程师 富士康
    3楼正解。
  • 回答了问题 2014-4-20 09:14

    基于FPGA的DDS怎么控制幅值?

    工程师
    一般不会改变DAC的Vref的,这不利于DAC芯片的工作, 调幅一般情况是DDS输出的乘法因子决定的。
  • 回答了问题 2014-4-20 09:11

    基于FPGA的图像处理问题

    学生 西安理工大学
    3X3中值就是取中间值,可以用三路输入,每路有3组寄存器,流水线的方式传输,在每次移动过程对这9个数据进行比对,取中间值写到相关地址即可,可以参考 夏宇闻书上所写的 sobel滤波器的模型 ...
  • 回答了问题 2014-4-20 00:42

    fpga有一个信号自动拉低

    电子工程师 河南XXXX有限公司
    该电路就你说明的很明显,按常规是如你想象的那样,但我担心一点: full_pulse == 1 而 结果还是等于0 为什么? 分析一下: 不应该以full_pulse==1作为所有的条件,必须把时钟上升沿考虑进来 总结: 电路 ...
  • 回答了问题 2014-4-19 21:28

    困惑啊

    忍住孤独
  • 回答了问题 2014-4-19 21:27

    新人报到

    TAIZFULIN
    内容很丰富,哈哈
  • 回答了问题 2014-4-16 23:03

    使用chip scope板级调试问题

    ic engineer
    实例: 你想验证并串转换 你的系统输入应该是平行数据,输出应该是串行数据 在使用chipscope调试是,你的系统也需要有输入的并行数据;最后观察串行输出; 观察两者是否有错。 当然激励就是并行数据输入 加上开发板 ...
  • 回答了问题 2014-4-16 22:35

    小弟初学VHDL,看别人的结构写了个ALU的程序,但编译不过...

    中国民航大学
    给你一个简单的分析吧! 不过于受人渔,不是鱼; 下面一个错误 “Error (10500): VHDL syntax error at alu.vhd(29) near text "cinextend"; expecting "begin", or a declaration statement” 这么一行,说明在alu ...
  • 回答了问题 2014-4-16 22:31

    VGA + RAM 显示问题

    硬件工程师
    不要这么测试嘛。 你可以使用一些特殊处理的图片进行转换,看结果。 就可以分析出数据对应关系; 比如: 你来一张单红的,看哪些个比特是1; 来张单绿的,看哪些个比特是1; 蓝色亦如此, 还有,来一张,第一行有颜 ...
  • 回答了问题 2014-4-16 21:22

    VGA + RAM 显示问题

    硬件工程师
    你那个工具输出的结果当然都是以字节的形式写到你的文件中, 这又如何,你必须分清楚你生成的数据到底代表什么意思。才可以下一步的设计。不然你的设计也是无意义了。 ...
  • 回答了问题 2014-4-16 21:18

    小弟初学VHDL,看别人的结构写了个ALU的程序,但编译不过...

    中国民航大学
    你可以贴出综合不过 工具给出的提示是什么,有助于大家对你问题的解决。
  • 回答了问题 2014-4-16 21:17

    VGA + RAM 显示问题

    硬件工程师
    内部ram的端口数据宽度可以自己设定的,按照你的要求设定就好了。
  • 回答了问题 2014-4-10 08:50

    波特率发生器

    这个段程序,确实是209分频,但对于低速的串口波特率来说,完全不会影响功能。
  • 回答了问题 2014-4-10 08:48

    方波 相位差

    楼主,感觉你表达不清楚,请表达清楚再问吧
  • 回答了问题 2014-4-10 08:47

    电路的逻辑出现错误?

    北航
    end_input可能在reset后,某一个时钟,拉高一次,导致end_test变高,而你用signaltap 可能观察不到,请核对你的测试方法
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