[问答]

fpga有一个信号自动拉低

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问答对人有帮助，内容完整，我也想知道答案 0 大家好，我用的软件是ISE13.1.芯片是spartan3a。请教一个非常蹊跷的问题。代码如下： reg flag; always @(posedge clk or negedge rst_n) begin if(!rst_n) flag <= 0; else if(full_pulse) flag <= 1; else if(color == 2'd3) flag <= 0; else ; end full_pulse是一个脉冲，color是一个颜色计数。问题是，有的情况下，当full_pulse使flag = 1之后，flag又立刻变成0，而此时rst_n一直是1的，color也没有加到3，就是说让flag变成0的条件并没有满足。为什么flag会自动拉低呢？非常感谢！ 0
2013-11-18 09:25:06　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报张亮相关推荐 • LTC2217 ENC信号是从FPGA中传输到芯片是否需要上拉和下拉ENC信号？ 202 • FPGA IO和GND之间是否存在低阻抗路径？ 3097 • AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题如何解决？ 307 • 请教AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题 5349 • STM32的SPI硬件片选会自动拉低拉高吗？ 234 • arm加载fpga程序为什么DONE信号一直为低？ 4898 • 求助这个运放电路的信号变送器会将其他信号变送模块的信号电压值拉低 783 • FPGA输出电源被周期性拉低请问产生的原因是什么？ 2870 • AT91RM9200 ARM中SMC里的NWAIT信号的使用 2287 • 请问FPGA与OMAPL138的upp信号线直接需要上拉吗？ 1871 6个回答

答案对人有帮助，有参考价值 0 这种很多if else if else if.....语句里面赋值很容易出问题，还有敏感变量里面用negedge rst_n产生的是异步电路，最好改成 if( xxx ) flag <= 0; else if( xxx ) 或 else( xxx ) flag <= 1;

2014-4-16 17:00:05 评论举报 z00

数字设计应该坚持同步设计原则，以保证电路的可靠性。目前full_pulse 来自另外一个clock domain, 而且是一个脉冲，而不是电平。这种情况下，你可以采用toggle synchronizer [Ref 1] 来处理，以在新的clock domain 中能产生一个完整的脉冲。目前你所遇到这种情况，可能是因为你在cross clock domain 后，又经过一系列组合逻辑，会产生毛刺。在同步设计的情况下，毛刺不是问题，但是在异步cross clock domain 情况下，就会引起误触发 Ref: [1] Practical design for transferring signals between clock domains， By Michael Crews and Yong Yuenyongsgool, Philips Semiconductors， EDN Magazine, Feb, 2003

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2014-4-16 17:04:27 评论

z00

答案对人有帮助，有参考价值 0 可以把 full_pulse加到关键列表中，做一个同步电路试试。使用modelsim或者quartus自带的仿真程序仿真下试试。

2014-4-16 20:17:51 评论举报 youzizhile

答案对人有帮助，有参考价值 0 该电路就你说明的很明显，按常规是如你想象的那样，但我担心一点： full_pulse == 1 而结果还是等于0 为什么？分析一下：不应该以full_pulse==1作为所有的条件，必须把时钟上升沿考虑进来总结：电路中的条件是: 1. full_pulse == 1; 2. 时钟上升沿；两条件相与，缺一不可！请检查你的电路。

2014-4-20 00:42:53 评论举报 camp

答案对人有帮助，有参考价值 0 确认一下你仿真抓的是你这个模块的rst信号

2014-4-22 18:50:17 评论举报乐百事

答案对人有帮助，有参考价值 0 将＜=改成=，也许是因为你用的是非阻塞赋值方式

2014-4-22 23:08:14 评论举报郑广