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姜雨孜

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他的提问 30 他的回答 353 去回答

回答了问题 2020-5-13 08:59

采用Xilinx FPGA替代Smart Fusion FPGA可行吗？

shbaoyan

在没有外部硬件的情况下，Xilinx FPGA无法满足您在配置期间处于固定状态的引脚的要求。您可以做的最接近的是添加一些上拉/下拉电阻来保持它们直到FPGA准备就绪。还没有Xilinx FPGA为SmartFusion系列提供“插入式” ...
回答了问题 2020-5-8 09:30

请问什么是IOstandard？

qian801228

需要注意的一点是：I / O标准没有设置端口的电压。您为该I / O bank提供的Vcco（取决于PCB和电源设计）定义了输出电压。 I / O标准只是告诉FPGA将向该端口提供什么电压。我们常常在Xilinx论坛上看到初学者说“我 ...
回答了问题 2020-5-7 09:55

使用Xilinx软件还可以发布Quartus Windows软件吗？

小新1999

听起来你正在为自己制造困难。你有一个Altera CPLD（使用Quartus）和一个Lattice XO（使用Diamond）。您将学习两种不同的工具链，它们具有两组不同的硬件，每种硬件都有不同的资源。而且它们都是资源有限的，所以 ...
回答了问题 2020-5-7 09:52

请问哪里可以找到Windows 10和ISE12.1的Spartan 3E驱动程序？

hjhdf

哪个USB驱动？这是用于USB UART，USB JTAG还是其他USB设备？如果您可以指定哪个Spartan 3E板将有所帮助。话虽如此，ISE 12.1在Windows 10下并未得到官方支持。适用于Windows 10的唯一ISE版本是14.7（仍然支持Spar ...
回答了问题 2020-5-7 09:35

请问哪里可以找到Windows 10和ISE12.1的Spartan 3E驱动程序？

hjhdf

哪个USB驱动？这是用于USB UART，USB JTAG还是其他USB设备？如果您可以指定哪个Spartan 3E板将有所帮助。话虽如此，ISE 12.1在Windows 10下并未得到官方支持。适用于Windows 10的唯一ISE版本是14.7（仍然支持Spar ...
回答了问题 2020-5-7 07:57

如何连接ap_ctrl引脚？

云云云3

看起来你需要将返回端口标记为s_axilite。检查指令窗格，或添加此pragma： #pragma HLS接口s_axilite port = return 这将把控制接口放在AXI-Lite接口上。
回答了问题 2020-5-7 07:51

如何连接ap_ctrl引脚？

云云云3

看起来你需要将返回端口标记为s_axilite。检查指令窗格，或添加此pragma： #pragma HLS接口s_axilite port = return 这将把控制接口放在AXI-Lite接口上。在原帖中查看解决方案 ...
回答了问题 2020-5-6 08:46

请问Xilinx Vivado完整设计许可证优点有哪些？

garyxiang

因此，“HL System Edition”包含“System Generator for DSP”，因为它不包含在“HL Design Edition”中。如你所说，它也支持MATLAB。这些选项之间的唯一区别是什么？什么是“System Generator for DSP”？问候 ...
回答了问题 2020-5-6 08:19

请问Xilinx Vivado完整设计许可证优点有哪些？

garyxiang

这是目前Design Edition和System Edition之间的唯一区别。有关System Generator的Xilinx信息就在这里。从本质上讲，它允许快速将Matlab / Simulink模型转换为FPGA模块并在FPGA中运行。它还包括一些方便的IP内核， ...
回答了问题 2020-5-6 08:05

请问Xilinx Vivado完整设计许可证优点有哪些？

garyxiang

你好，我安装了Xilinx vivado 2015.2，我将开始为USRP x310编写计算引擎。为此，我需要一个完整的Xilinx设计许可证。首先，我想澄清一下本网站末尾发布的许可是否合适，因为我对基于Xilinx的开发很新？我还假设 ...
回答了问题 2020-5-5 09:20

如何使用Vivado HLS生成了一个IP

yywytwerw

Hellomuzaffer，当我触发“开始”然后我轮询完成位时，我开始计数。通过这种方式，我正在测量执行时间。等待您的回复。问候
回答了问题 2020-5-5 08:15

如何使用Vivado HLS生成了一个IP

yywytwerw

显而易见的原因是：（1）正在等待I / O. 如果它从AXI DMA（或输出到AXI DMA）流入并且DMA暂停，则该块也将被强制暂停。类似的问题，如果它流入/流出任何其他块，或使用AXI主机进行RAM访问，或类似的东西。（2）你 ...
回答了问题 2020-5-5 07:42

可以用FPGA做些什么

我在线中

您是否经历过专门针对课程的有用的东西，或者更普遍有用的东西？如果是为了课程，你将不得不在ISE 14.7中进行设计（因为这就是Nexys 2所支持的）。如果它是一般用途，那么你可以使用更新（和更好）的Vivado软件。 ...
回答了问题 2020-5-4 17:32

请问AXIvideo2Mat最大支持的大小是多少？

handsomelchcpp

为什么不？他们不得不选择一些价值作为限制，12位似乎是一个非常合理的地方（因为它允许“4K”屏幕使用的高达3840 * 2160）。您可以尝试修改头文件，但我怀疑代码中的更深层次会破坏。 ...
回答了问题 2020-5-4 17:28

如何使用SDK在独立模式下的OpenCV应用程序

望望Ll

我的第二个问题是，我正在尝试使用MYiR Z-Turn 7020板为一个简单的项目创建一个FSBL，在生成HDF并从Vivado启动SDK之后，我不能选择“linux”之外的任何东西作为操作系统（显然不是我想要的应用程序）。奇怪的是， ...

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