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李森

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他的提问 41 他的回答 999 去回答

回答了问题 2020-7-16 09:06

V7 690T板的JTAG问题如何解决

Joyalar

我认为奥斯汀在写锅时很困惑，因为所有USB线都包含一个由VREF引脚供电并由电路板供电的电平转换器。此外，所有7系列器件在专用配置库0中支持高达3.3v。虽然您未在原理图片段中显示VCCO_0引脚，但已连接CFGBVS，这是 ...
回答了问题 2020-7-16 08:22

请问同一个四核中的GTX具有相同的数据速率吗？

cmh28

这个设备有56个总收发器，所以是的，这个设计可以实现。如果GTX quad以相同的数据速率运行并且由于共享资源而功率将降低，则设计和PCB实现将更加简单。 ------您是否尝试在Google中输入问题？如果没有，你应该在发 ...
回答了问题 2020-7-16 07:02

如果K-7不支持LVCMOS25上的ORELAYE2，还有另一种方法可以使用这种功能吗？

60user1

ODELAYE2元素仅适用于支持IOSTANDARDS 1.8V的HP库。它不适用于支持LVCMOS25的HR银行。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...
回答了问题 2020-7-15 10:57

使用ZC702评估在P21引脚上输出信号,无法在站点P21找到实例'system是怎么回事

胡bbs1

您在单独的帖子中发布了两个非常相似的问题，下次请将它们合并。 > RE：无法在站点P21上找到实例'system_i ...'，非法站点，无法在IO站点上放置FF / Latch 在这种情况下，您有一个应用于寄存器的引脚位置约束（P21） ...
回答了问题 2020-7-15 10:16

K7325T RXCDRLOCK因3 GHz收发器而失败的原因？

cswerwr

这些值表明CPLL VCO将配置为3.07 GHz，这是在正确的范围内，因此这不是问题。我不确定还有什么可能导致RX CDR无法锁定。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网 ...
回答了问题 2020-7-15 10:11

如何使用Artix-7 FPGA进行以太网协同仿真？

werywer

是的，您可以将引脚用作单端IO。 AC701（以及所有支持Xilinx FMC的载波卡）的对被配置为单端50欧姆传输线（不是紧密耦合的100欧姆差分传输线），但FMC连接器中仍然会有一点耦合并且在FPGA附近，因此建议将时钟和敏 ...
回答了问题 2020-7-15 09:55

K7325T RXCDRLOCK因3 GHz收发器而失败的原因？

cswerwr

>任何人都可以给我一些帮助吗？可能如果您要发布足够的详细信息，因为您现在还没有提供任何重要信息。您需要描述您为每种模式使用的时钟频率和RX属性，以便任何人能够了解您如何配置GTX。顺便说一下，线路速率是3 ...
回答了问题 2020-7-15 09:41

请问virtex7 vx485t的当前版本的设备速度数据是什么？

云淡风轻丶

对于生产零件和生产时序收敛，设计人员必须使用每个系列的数据表中记录的生产速度文件。对于OP正在使用的7VX485T设备是DS183，表14记录了speedfile版本1.09是必须使用的设备。由于OP目前使用的是速度文件版本1.06 ...
回答了问题 2020-7-14 16:59

如何在Kintex-7上正常工作？

aaabbb567

请重申您遇到的问题。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com
回答了问题 2020-7-14 16:43

如何在Kintex-7上正常工作？

aaabbb567

>在这种情况下，SERDES应该使用CLK和CLKB捕获数据并使用时钟输出 > CLKDIV所以芯片望远镜（我认为）也在使用CLKDIV来锁存我想要看到的数据，频率为250MHz。 ChipScope ILA时钟和数据端口的连接是100％用户驱动的，因 ...
回答了问题 2020-7-14 16:13

BUFG和MMCM静态精细相移是否在此频率下正常工作？

szcxwgyc

模拟是通用的，没有时序检查。数据表是正确的，如果正确应用了时序约束，软件也会报告错误。您需要切换到DDR并使用533 MHz的时钟速率。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结 ...
回答了问题 2020-7-14 16:01

不兼容的IOB被锁定到同一个银行11冲突的IO标准是什么

na2466

> IO标准1：名称= LVCMOS25，VREF = NR，VCCO = 2.50，TERM = NONE，DIR = OUTPUT，DRIVE_STR = 12 > IO标准2：名称= DIFF_HSTL_II_18，VREF = NR，VCCO = 1.80，TERM = NONE，DIR = OUTPUT，DRIVE_STR = NR >我不明 ...
回答了问题 2020-7-14 14:07

使用提供的UCF文件用于KC705评估板的问题如何解决

aaabbb567

>“在HP库中使用LVDS IOSTANDARD时，请确保DIFF_TERM = False - >确保差分信号在外部终止！“ 仅在VCCO为1.5V时才需要这样做。如果VCCO为1.8V，则可以使用内部差分端接。 ------您是否尝试在Google中输入问题？如 ...
回答了问题 2020-7-14 09:56

如何在IBIS文件中配置SSTL135 DCI阻抗

YHYDZ

我认为这可能是最初的v1.1版本和最新的v2.0版本之间的问题，但是这个模型肯定存在于kintex7.ibs文件中，所以请再试一次。 | | ************************************************* *********************** | 型号S ...
回答了问题 2020-7-13 06:45

bsdl文件的xc7V压缩存档找不到与FPGA完全匹配的产品是为什么？

qiwendianzi

BSDL文件不依赖于设备的速度等级或温度等级。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com ...

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