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陈迪

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他的提问 46 他的回答 418 去回答

回答了问题 2020-8-27 09:31

请问早期通电状态下io引脚的状态是什么？

60user177

ganeshpatel写道：但我希望我的所有IO引脚都应该处于高阻态，直到我发出命令或我被迫逻辑低或逻辑高......？在您的输出上使用OBUFT并将其置于三态请记住遵循数据表中提到的电源排序：建议的上电顺序为VCCPINT，然 ...
回答了问题 2020-8-27 08:52

请问早期通电状态下io引脚的状态是什么？

60user177

@ganeshpatel取决于PUDC_B引脚。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。随意问，但快速搜索，以确保它 ...
回答了问题 2020-8-27 08:38

请问早期通电状态下io引脚的状态是什么？

60user177

@ganeshpatel取决于PUDC_B引脚。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。随意问，但快速搜索，以确保它 ...
回答了问题 2020-8-26 15:39

每个引脚的最大范围是-300mV到2.1V还是大约0V到1.8V？

411easddzf

@hpoetzlVdiff max基于Vcm最大值。 Vcm越低，可以承受更高的差动摆幅。只要尊重Vin（推荐操作条件）规范，就可以了.Vin = Vcm + Vdiff / 2 -------------------------------------------------- ---------------- ...
回答了问题 2020-8-25 16:10

请问Kintex 7 MGT旁路电容怎么选择？

四哥201311

@ nitish.k Eval Boards在芯片到货之前设计得很好，并且往往是过度设计的。因此，他们可能会或可能不会满足PCB设计指南中的建议，该指南具有基于器件特性的建议。目前我正在进行doc ug476中提供的建议。是的，这 ...
回答了问题 2020-8-25 16:05

请问Kintex 7 MGT旁路电容怎么选择？

四哥201311

@ nitish.k Eval Boards在芯片到货之前设计得很好，并且往往是过度设计的。因此，他们可能会或可能不会满足PCB设计指南中的建议，该指南具有基于器件特性的建议。目前我正在进行doc ug476中提供的建议。是的，这 ...
回答了问题 2020-8-25 15:57

ODELAY点击改变反应时间是多久？

60user37

@mistercoffeeCheck时序图来自UG471的第139页http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf -------------------------------------------------- ----------------------- ...
回答了问题 2020-8-25 13:12

当Vcco为1.8V时，是否可以产生输出差分时钟/数据？

armortech

@kumarmurugan没有担心。如上所述，在开发电路板之前，运行IBIS仿真以检查无错信号并捕获任何不可预见的错误总是很好的做法。最好在模拟中捕获它们而不是在物理硬件上捕获它们。 -------------------------------- ...
回答了问题 2020-8-25 12:21

当Vcco为1.8V时，是否可以产生输出差分时钟/数据？

armortech

@kumarmurugan除了上述之外，基于您的方框图，两者都是LVDS信号，无论它们被称为LVDS或LVDS25.LVDS不是轨道轨道IO标准。您应该寻找的是数据表对于FPGA的时钟： FPGA的VOD在ADC的VID范围内 FPGA的VOCM在ADC的VICM范 ...
回答了问题 2020-8-25 11:47

XPE for 7系列无法在Excel 2007中运行的解决办法？

testd27

@ecquack感谢更新。请关闭此主题以获得其他用户的利益。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。随意 ...
回答了问题 2020-8-25 11:45

当Vcco为1.8V时，是否可以产生输出差分时钟/数据？

armortech

@kumarmurugan除了上述之外，基于您的方框图，两者都是LVDS信号，无论它们被称为LVDS或LVDS25.LVDS不是轨道轨道IO标准。您应该寻找的是数据表对于FPGA的时钟： FPGA的VOD在ADC的VID范围内 FPGA的VOCM在ADC的VICM范 ...
回答了问题 2020-8-25 11:16

XPE for 7系列无法在Excel 2007中运行的解决办法？

testd27

@ecquackIt在我的结尾工作正常。我虽然拥有Excel 2010版本。您是否启用了宏？检查这些AR以查看它们是否可以通过helpttps：//www.xilinx.com/support/answers/63366.html,https：//www.xilinx.com/support/answers/ ...
回答了问题 2020-8-25 08:27

7系列FPGA HR bank IO如何与DDR3连接？

60user37

@ divya.jyothi369 所以我想澄清一下，我们是否能够将DDR3连接到HR Bank？如果有可能，请您提供DDR3与HR Banks接口的EVM套件。 MIG IP确实支持人力资源银行。检查AC701 DDR3是否与HR库接口 ---------------------- ...
回答了问题 2020-8-25 08:07

7系列FPGA HR bank IO如何与DDR3连接？

60user37

@ divya.jyothi369 所以我想澄清一下，我们是否能够将DDR3连接到HR Bank？如果有可能，请您提供DDR3与HR Banks接口的EVM套件。 MIG IP确实支持人力资源银行。检查AC701 DDR3是否与HR库接口 ---------------------- ...
回答了问题 2020-8-24 10:37

XC7Z015-CLG485与XC7Z030-SBG485怎么保持兼容？

Emily1225

n-okita@tokimec.co.jp首先，总是创建一个新线程，以便在旧线程中发布更快的响应，您的问题可能会丢失。根据您的询问，是7Z012S与7Z015和7Z030引脚兼容，因此适用。检查UG865中第＃17页的表1-6 ------------------ ...

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