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李铃华

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他的提问 32 他的回答 578 去回答

回答了问题 2020-7-8 16:13

Virtex-6的隔离设计流程是怎样

xia534228

是的，你可以使用IDF流与virtex-6设备。这个来自第三方的流程我建议您直接联系供应商。请参阅此文档 https://fidus.com/wp-content/uploads/Fidus-FPGA_2016_v1.pdf 谢谢和RegardsBalkrishan -------------------- ...
回答了问题 2020-7-8 16:03

Virtex-6的隔离设计流程是怎样

xia534228

是的，你可以使用IDF流与virtex-6设备。这个来自第三方的流程我建议您直接联系供应商。请参阅此文档 https://fidus.com/wp-content/uploads/Fidus-FPGA_2016_v1.pdf 谢谢和RegardsBalkrishan -------------------- ...
回答了问题 2020-6-19 14:39

在Fedora 23安装上运行VC709上的TRD测试怎么实现？

wanqing192

从Xilinx维基页面http://www.wiki.xilinx.com/Install+Xilinx+Tools查看并安装更新的库，谢谢和RegardsBalkrishan ----------------------------------------------- ------------------------------------------- ...
回答了问题 2020-6-19 14:19

如何加倍virtex 5板的频率时钟信号？

nvski

使用DCM或更改电路板上的本地振荡器谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为一个答案“接受为解决方案”，以防 ...
回答了问题 2020-6-19 14:16

XCV400-BG560AMS0325的固件如何提取？

asd011

这是过时的设备，不提供支持。 Xilinx建议使用以后的器件和工具。您可以在xilinx.com上找到所有详细信息，使用经典版工具来支持旧设备https://www.xilinx.com/tools/classics.htmRegardsBalkrishan 谢谢和RegardsB ...
回答了问题 2020-6-17 09:26

输入时钟和采样率之间有什么关系？

testd00222

Xapp1071运行通常的时钟结构。它使用IBUFDS_DIFF_OUT，P侧进入主SERDES，N侧进入从SERDES。主机和从机SERDES都设置为SDR，但其中一个由CLK提供时钟，另一个由非CLK提供，效果为DDR。因此，数据位周期是CLK周期的 ...
回答了问题 2020-6-16 14:04

如何调试nrf24l01+和nrf51822之间的通讯？

报纸弟弟麦花

nrf24L01的（payload 6bit+pid 2bit+no_ack 1bit）对应nrf51822的2.4g无线(S0+LENGTH+S1) S0：1bit。意思是是否空1位 LENGTH：payload 6bit ...
回答了问题 2020-6-15 12:29

有人知道IO时钟边沿和DIVCLK边沿之间应该有多少延迟，以确保我们从Virtex 6 ISERDES中获得明确定义的字

Jazzye

鲍勃你好，感谢你的回答。是的，我已多次阅读该部分，据我了解，我确实坚持使用这两种支持的配置。 BUFR / BUFIO方法效果很好。这种MMCM方法看起来效果不佳。我能找到的唯一信息是“CLK和CLKDIV输入必须在名义 ...
回答了问题 2020-6-9 13:45

如何确定SPI Flash中FPGA配置的大小

Jade799153347

你也可以参考这个XAPP。 https://www.xilinx.com/support/documentation/application_notes/xapp586-spi-flash.pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ------------------- ...
回答了问题 2020-6-5 10:39

请问如何在zynq和virtex-7之间配置x8，x16，x32的数据行？

60user33

请查看此XAPPshttps：//www.xilinx.com/support/documentation/application_notes/xapp583-fpga-configuration.pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ------------------- ...
回答了问题 2020-6-4 13:48

Vivado无法识别USB平台电缆怎么办？

su56789

检查此ARs https://www.xilinx.com/support/answers/54381.html 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为一个答 ...
回答了问题 2020-6-4 11:46

VC709板上进行部分重新配置失败的原因？

osjnswai1983

你可以查看这个ARs https://www.xilinx.com/support/answers/55660.html 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 ...
回答了问题 2020-6-4 09:06

PARAM.FREQUENCY和目标JTAG频率错误的解决办法？

kszdj113

检查此AR是否适用https://www.xilinx.com/support/answers/58053.html 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 ...
回答了问题 2020-6-4 07:46

flash编程不成功的解决办法？

60user146

闪存编程在您的情况下失败了。您可以在闪存上执行擦除和空白检查以确保在编程之前闪存已成功擦除吗？您还可以尝试降低电缆速度，看看它是否有任何区别？尝试使用vivado编程器工具，看看它是否能够编写BPI flash.h ...
回答了问题 2020-6-1 12:22

write_cfgmem命令不生成多启动Mcs怎么回事

msvsudsdf

要在SPIx4或SPIx2模式下正确生成BIN或MCS，应在位文件中正确设置位流属性“SPI_BUSWIDTH”： set_property BITSTREAM.Config.SPI_BUSWIDTH 4 [current_design] 一种方法是将Tcl命令添加到.xdc并重新运行实现。没有 ...

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