[问答]

输入时钟和采样率之间有什么关系？

问答对人有帮助，内容完整，我也想知道答案 0 我已经修改了Xilinx的参考设计（xapp1071），通过FMC连接器将ADC（ADS6424评估板）与ML605连接。我的问题涉及如何设计和ADC评估板的时钟。在设计中，顶层具有差分200Mhz时钟输入（P / N），并连接到板载振荡器的两个相应引脚。据我所知，这会将时钟信号提供给MMCM，以便在设计中的不同模块之间进行分配。但是ADC评估板怎么样？ ADC的采样率为100MSPS。时钟输入评估板的频率是多少？输入时钟和采样率之间有什么关系？我最初的想法是使用与FPGA（200Mhz）相同的差分时钟来驱动ADC，但由于高抖动，似乎很多人都建议不要这样做。这是真的？那我应该从哪里驱动ADC时钟？感谢您提供的任何见解！ 0
2020-6-17 09:21:00　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答举报李椰潭相关推荐 • 数字滤波器FIR采样率问题 9610 • AD9163的时钟输入范围多大，输入时钟大小与输入数据速率是什么关系？ 500 • 基于LabVIEW的数据采集中德采样率、每通道的采样数和采样数据所用时间是什么关系 8428 • 请问AD9163的时钟输入范围多大，输入时钟大小与输入数据速率是什么关系？ 2001 • AD9634采样率20MSPS以下时，不能正常工作怎么解决？ 266 • 请问AD9361 ADC的采样率是多少？ 9755 • 请问ADC的采样频率和分辨率有什么关系吗？ 260 • 如何在STM32不划分时钟的情况下获得3种不同的采样率？ 401 • 请教关于高速ADC的可用采样率下限问题 2992 • 高带宽功率分析仪采样率不高，能靠采样输入信号吗？ 1331 1个回答

答案对人有帮助，有参考价值 0 Xapp1071运行通常的时钟结构。它使用IBUFDS_DIFF_OUT，P侧进入主SERDES，N侧进入从SERDES。主机和从机SERDES都设置为SDR，但其中一个由CLK提供时钟，另一个由非CLK提供，效果为DDR。因此，数据位周期是CLK周期的一半。给主SERDES和从SERDES提供相同的CLKDIV，这不是SERDES详细说明相位要求的问题。 Xapp模拟中的文件设置如下：附加了最新版本的文件，请确保阅读文档文件夹中的自述文件和pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。

2020-6-17 09:26:34 评论举报李铃华