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王焕锁

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他的提问 189 他的回答 241 去回答

回答了问题 2020-8-26 15:17

如何将脉冲重新置于FPGA逻辑？

wangrubing

嘿@ student410 我有一个CPLD和一个FPGA。 CPLD向FPGA发送时钟。到现在为止还挺好 ... 我还需要一个触发信号去FPGA，但我的引脚用尽了。在什么之后，一个时钟引脚？在发送它作为FPGA中的触发脉冲之前，我已经想到 ...
回答了问题 2020-8-26 15:05

vivado设备视图与包视图相反？

60user55

嘿@haitaox，如果右键单击包视图窗口，则会出现一个弹出菜单，您可以在其中进行更改。 “显示底部视图”或“显示顶部视图”取决于您当前的视图。还有一个“Show World View”，对于较大的包装来说非常好。希望这 ...
回答了问题 2020-8-26 09:57

请问如何在FPGA上创建任何波形？

yzmalysys

嘿@ tylerheaton16，我对6位的意思是，如果我有6条输出线进入我的芯片，那么我希望每条线的每个时钟周期取6位中的1位，这意味着在一个时钟周期内我读出一个样本现在很清楚了。下一次，更容易说，你有一个6位宽的 ...
回答了问题 2020-8-26 09:24

有哪些资源可用于在引脚上创建可调输出延迟？

sdfasda

嘿@gvirbila，因此我的码片速率约为25.4 MHz，相当于大约40 ns的周期。这意味着您需要的不仅仅是ODELAYE2。我仍然需要获得所需的最大延迟的规格。只要它超过2.5ns就没关系包括OSERDESE2和ODELAYE2，我是否能够 ...
回答了问题 2020-8-26 09:13

请问如何在FPGA上创建任何波形？

yzmalysys

嘿@ tylerheaton16，需要有6个输出，我只选择分辨率为6，所以每个时钟周期我们得到一个完整的样本不确定你的意思，因为解决方案和期限通常是无关的。无论如何，你想要的是某种形式的直接数字合成（DDS），你在每 ...
回答了问题 2020-8-26 09:02

有哪些资源可用于在引脚上创建可调输出延迟？

sdfasda

嘿@gvirbila，有哪些资源可用于在引脚上创建可调输出延迟？在7系列FPGA中，有一个ODELAYE2原语，允许您控制32个步骤的延迟，每个78.125ps，总共2.5ns。如果您需要更大范围的调整，可以将它与另一个原语OSERDESE2 ...
回答了问题 2020-8-26 08:11

IBERT软件或Artix FPGA存在问题？

411easddzf

嘿@venkata，当IBERT示例未被修改时，您是否得到相同的观察结果？不，因为使用未修改的IBERT示例，en_gtpwr不高，因此MGT_CLK未运行。谢谢，赫伯特 --------------是的，我这样做是为了好玩！ ...
回答了问题 2020-8-25 16:10

如何正确检测双极性电压？

苏州光格

嘿萨拉，这种偏差可以通过AMS101评估卡完成吗？不幸的是，AMS101不为XADC输入提供偏置。或者，我需要为它设计一个电路？你必须这样做。最好，赫伯特 --------------是的，我这样做是为了好玩！ ...
回答了问题 2020-8-25 15:55

如何正确检测双极性电压？

苏州光格

嘿萨拉，这里的问题是XADC的输入仍然需要在0V和1.5V之间的允许范围内，并且在双极模式下ADC范围在-0.5V和0.5V之间。因此，为了正确捕获信号，它必须在该范围内，这意味着它必须偏置于GND（通常为0.5V）。能告诉我 ...
回答了问题 2020-8-25 15:44

如何正确检测双极性电压？

苏州光格

嘿萨拉，这种偏差可以通过AMS101评估卡完成吗？不幸的是，AMS101不为XADC输入提供偏置。或者，我需要为它设计一个电路？你必须这样做。最好，赫伯特 --------------是的，我这样做是为了好玩！在原帖中查看解 ...
回答了问题 2020-8-25 15:01

请问如何将xadc连接到外部模拟输入？

苏州光格

嘿萨拉，我刚刚发现虽然仪表板只允许您在1s / 5s / 10s / 30s和1m之间进行选择，但通过将SYSMON_REFRESH_RATE_MS设置为低于1000 [ms]的值，您仍然可以获得更好的分辨率。例如。 100每秒会给你10个样本，10个会给 ...
回答了问题 2020-8-25 14:15

请问如何将xadc连接到外部模拟输入？

苏州光格

嘿@sara_yzdn，您每秒采样一次（或更少，取决于您的设置），当设置为60Hz时，信号将在一秒内有60个完整周期，因此请为一些意外结果做好准备...... 也就是说，这不是你的问题，因为输入被锁定在0V，这意味着它没有正 ...
回答了问题 2020-8-25 10:09

请问625khz输出连接到另一个BUFR并除以4以产生156Khz吗？

lelin

嘿@ tchin123，我认为使用Xilinx时钟缓冲器，BUFR将允许人们使用快速专用时钟资源并减少时钟线上的偏斜。并不是说它在这个频率上真的很重要，但你仍然可以在clk_out上加上BUFR。最好，赫伯特 --------------是的 ...
回答了问题 2020-8-25 09:21

请问625khz输出连接到另一个BUFR并除以4以产生156Khz吗？

lelin

嘿@ tchin123，像这样的东西应该工作得很好...... signal clk_out：std_logic：='0'; ... clk_proc：process（clk_in）变量cnt_v：自然范围0到24：= 0; 开始如果rising_edge（clk_in）那么如果cnt_v = 24 ...
回答了问题 2020-8-25 08:18

7系列FPGA HR bank IO如何与DDR3连接？

60user37

嘿@ divya.jyothi369，所以我想澄清一下，我们是否能够将DDR3连接到HR Bank？将HR3连接到HR银行应该没有问题，直到人力资源的速度限制。如果有可能，请您提供DDR3与HR Banks接口的EVM套件。我不知道任何基于XC7K ...

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