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嘿伙计们，我需要使用FPGA输出到我们设计的芯片。
我们需要输出三角波或正弦波等波形。 FPGA需要有6个输出，我只选择分辨率为6，因此每个时钟周期我们得到一个完整的样本。 有IP可以做到这一点，还是我唯一的机会在BRAM中存储000000到111111并读出6行的每一位？ 这也是5.6Gb / s。 
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7个回答
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2020-8-26 09:13:14
评论
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DDS编译器看起来很有希望 - 我将不得不看一看。
我的意思是6位是如果我有6条输出线进入我的芯片，那么我希望每一行的每个时钟周期取6位中的1位，这意味着在一个时钟周期内我读出一个 样品。 我只是说明了这一点，因为它使设计比12位分辨率更简单，并且需要2个时钟周期来捕获一个样本。 |
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2020-8-26 09:57:25
评论
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另外，我需要以5.6Gb / s的速率输出，每行输出1位，5.6Ghz。
DDS编译器可以生成这些查找表，然后我在5.6Ghz读出它们吗？ 不 - 甚至不接近。 您基本上是想要生成5.6GHz的6位并行输出接口。 由于您需要并行接口，因此必须使用并行I / O（而不是高速串行I / O）。 并行I / O的最大速度取决于很多因素（I / O标准，驱动强度，电路板布线和电容......），但即使在绝对最佳条件下，最大速度也在2.4Gbps左右（ 对于像DDR4-SDRAM这样的接口。 这只是FPGA的物理限制（对于非DDRx-SRAM应用来说速度要慢得多）。 即使在这些速度下（2.4Gbps，只能在速度较快的快速部件中获得），目前还不清楚你会用它做什么。 要以这种速度捕获并行接口，您需要大量的花哨东西（各种形式的动态校准，就像DDR4-SDRAM所做的那样）。 简单地期望6个数据位彼此“足够接近”以形成相关字是不可行的。 至于DDS本身，“正常”的不能在接近该频率的任何地方工作--500 + MHz是FPGA内部逻辑的绝对限制（实际限制相当慢）。 但是，您可以设计使用并行性来执行此操作的体系结构 - 例如，具有8个不同的DDS块，其中1/8的“周期”彼此异相，然后将其输出馈送到驱动输出数据的OSERDES （要求输出运行在几百MHz DDR以上）。 Avrum |
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@ tylerheaton16，
我一直在我的博客上处理一些正弦波生成主题。 今天上午的主题讨论了如何通过CORDIC算法创建正弦波，尽管在此之前我还演示了两种更简单的基于表的方法。 您可能会发现这个适合您的项目。 担 |
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嗨@ tylerheaton16，
您期望的带宽只能通过GTrancievers获得。 虽然我们已经实现了类似的设计，输出数据@ 500MHz（ddr），即1Ghz，lvds 1.8标准。 对于波形样本，我们采用了一个阵列，并为序列化因子4配置了“Selectio ip”。 建议不要在fpga面料中布置高速时钟，因此seriliazation是最好的选择。 |
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