差分时钟约束文件问题的解决办法？

大家好，
在我的项目中，我有差分时钟输入。
当我实现我的设计时，我打开了实现的文件。
我已经习惯了
I / O端口planninn菜单栏和从那里分配的引脚号和类型。
另一方面，时钟输入仅显示为一个输入，clk_p是输入，clk_n是负差分对。
我已经分配了一个引脚，通常在约束文件中只有一个输入引脚。
我认为时钟限制必须像这样
#create_clock -name clock_in -period 5 [get_ports clk_in1_p]
#set_property LOC AD11 [get_ports clk_in1_n] #set_property IOSTANDARD DIFF_SSTL15 [get_ports clk_in1_n] #set_property LOC AD12 [get_ports clk_in1_p] #set_property IOSTANDARD DIFF_SSTL15 [get_ports clk_in1_p]
还有任何期间分配。
这是什么意思？
这个差分时钟是200 MHZ。
如果有任何分配确实适用于此固定频率。
我添加了I / O规划和约束文件