12.5MHz时钟和6.25MHz时钟能并行同步DCM？

T，
不确定您使用的是哪种产品，但是对于CLKFX引脚上的大多数（如果不是全部）DCM输出，M / D合成器输出不能低，并且输入不能使用多重/除数值，并且
您在电子邮件中指定的输出。
32 / 12.5 = 25/64（D超出范围）
32 / 6.25 = 25/128（D超出范围）
我首先使用DCM提供32/25的25/32（25 MHz），然后在结构中将此时钟分频以获得每隔25 MHz脉冲的时钟使能，以及每4 25 MHz时钟，然后
使用这些时钟可以在12.5和6.25上启用所需的功能。
这样，时钟总是25 MHz，并且只有时钟使能用于同步正在进行的操作。
这种关闭时序更简单，更直接，因为只有一个时钟。
您可能需要一些多周期时序约束，工具知道您要么有两个时钟，要么有四个时钟来满足，而不是一个时钟，但在这个低频率下，即使在一个时钟周期约束下也可以满足时序要求
。
Austin Lesea主要工程师Xilinx San Jose

很抱歉我的帖子中缺少信息。
我正在使用Virtex5 330s。
我的时钟源是100MHz，而不是32MHz。
我的系统中有多个时钟并且引用了错误的时钟。
我实际上并没有使用CLKFX引脚，而是使用CLKDV引脚。
这允许
除数为1-16，最小输出频率为2MHz。
我试图用第一个DCM除以8得到12.5MHz，在第二个得到16除以得到6.25MHz。
在我之前使用Virtex IIs的FPGA板上，我们使用了类似于你提到的时钟分频器方法。
我们取得了很好的成功，但是一旦我们搬到Virtex5，我们发现必须使用DCM才能使我们的设计满足时序要求。
我已经考虑过回到时钟分频器方法，因为我一直认为它对我的需求更加灵活。
您是否建议将分频时钟放入BUFG或任何有助于满足时序的东西？
谢谢。

T，
好的，然后我将采用100 MHz，并使用一个DCM CLKDV获得12.5 MHz，并将其放在BUFG上。
我会使用结构分频到6.25 MHz，每隔一个12.5 MHz时钟启用一个时钟。
在这个低频率下，我不担心6.25 MHz域上的时序，它可以在12.5运行，每个其他时钟都有一个时钟使能，并且evrything完全对齐。
两个DCM（或更多）将不同步，因为它们不会同步锁定（每个都将单独锁定）。
Austin Lesea主要工程师Xilinx San Jose