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我在设计中有两个时钟。
一个时钟是200 MHz,另一个是16倍(12.5 MHz)。 我有一个在200 MHz域运行的计数器,计数0到15.我想要做的是同步计数器,使0与12.5MHz时钟上升沿的开始对齐。 我有一些如何做到这一点的想法,但也欢迎其他人的想法。 谢谢 以上来自于谷歌翻译 以下为原文 I have two clocks in a design. One clock is 200 MHz and the other is 16 times slower (12.5 MHz). I have a counter running in the 200 MHz domain the counts 0 to 15. What I want to do is sync the counter so that the 0 is aligned with the start of the 12.5MHz clock rising edge. I have some ideas of how to do this but would welcome other people's thoughts too. Thanks |
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6个回答
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嗨,
为什么要使用FPGA逻辑资源划分时钟? 这不是推荐的做法,因为它会产生偏差。 谢谢, 佳日 以上来自于谷歌翻译 以下为原文 Hi, Why you want to divide clock using FPGA logic resource? This is not recommended practice as it casue skew. Thanks, Yash |
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我不是那样做的。
我有两个来自PLL的时钟。 一个时钟比另一个慢16倍。 我想将计数器同步到较慢时钟的上升沿 以上来自于谷歌翻译 以下为原文 Hi I am not doing that. I have the two clocks coming from a PLL. One clock is 16 times slower than the other. I want to sync the counter to the rising edge of the slower clock |
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我只需要在慢速时钟上运行1位慢速计数器,然后从快速时钟运行一个简单的状态机,在s0中检测到transitionto count = 1并跳转到s1,这将启动快速计数器自由运行。
慢速计数器(T型FF)是这样的,你不要通过尝试直接用这个时钟进行边缘检测来从全局网络中取出慢速时钟。 以上来自于谷歌翻译 以下为原文 I would just make a 1 bit slow counter operating on your slow clock and then a simple state machine running from your fast clock that in s0 detects the transition to count = 1 and jumps to s1 which would start your fast counter free running. The slow counter (T-type FF) is so you don't pull the slow clock from a global net by trying to do an edge detect directly with this clock. |
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由于两个时钟是同步的(来自相同的PLL - 可能是相同类型的时钟缓冲器),并且频率比为16:1,看起来你正在试图找出哪个高速时钟周期对应于转换
低速时钟。 这是一个非常简单的问题...... 您需要做的是在慢(12.5)域上生成一个切换触发器,并在高速域上检测切换FF的输出。 我在本文的第3条消息中描述了如何做到这一点。 这里的时钟只有2:1的比例,但同样适用于你的16:1 - 你会发现低速时钟0-> 1转换后的高速时钟周期 - 你可以计算其余的 基于此的阶段。 Avrum 以上来自于谷歌翻译 以下为原文 Since the two clocks are synchronous (coming from the same PLL - presumably with the same type of clock buffer), and the frequency ratio is 16:1, it looks like you are trying to figure out which high speed clock period corresponds to the transition of the low speed clock. This is a farily simple problem... What you need to do is generate a toggle flip-flop on the slow (12.5) domain, and edge detect the output of the toggle FF on the high speed domain. I described how to do this in message 3 of this post. Here the clocks are just a 2:1 ratio, but the same will work for your 16:1 - you will identify high speed clock period that comes just after the 0->1 transition of the low speed clock - you can count the rest of the phases based on this. Avrum |
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