DCM输出时钟约束的示例

您好，我正在分析使用Xilinx ISE 9.2 Service Pack 4为Spartan 3 FPGAT合成的现有设计的时序约束。该设计具有20 MHz的单时钟输入（sys_clk），用于使用dcm_20Mhz_100Mhz DCM获得100 MHz
模块。
然后，来自第一DCM的CLKFX_OUT输出用作第二DCM的输入，以导出三个输出时钟clk_int，clk90_int和clk180_int。
i_dcm_20Mhz_100Mhz：dcm_20Mhz_100Mhz端口映射（CLKIN_IN => sys_clk，RST_IN =>'0'，CLKFX_OUT => CLKFX_OUT，CLKIN_IBUFG_OUT =>打开，CLK0_OUT => CLK0，LOCKED_OUT => LOCKED_OUT_100，STATUS_OUT =>打开）;
i_dcm_100mhz：dcm_100mhz端口映射（CLKIN_IN => CLKFX_OUT，RST_IN =>'0'，CLK0_OUT => clk_int，CLK90_OUT => clk90_int，CLK180_OUT => clk180_int，LOCKED_OUT => DCM_reset）;
约束文件（.ucf）仅限制20 MHz输入时钟：NET“sys_clk”TNM_NET =“sys_clk”; tiMESPEC“TS_sys_clk”= PERIOD“sys_clk”50 ns HIGH 50％;如果TIMESPEC周期，请告知我们
对输入时钟的约束是足够的，并且将通过两个DCM组件转换为DCM输出clk_int，clk90_int和clk180_int上的新PERIOD约束。我检查了DCM输出约束的时序约束用户指南但是无法获得多个或更多的示例
级联DCM谢谢