在Verilog IP创建的IP项目中实例化VHDL costum IP

您好，是的，您可以在VHDL项目中实例化自定义IP。谢谢，Vinay
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------------------------------------------您是否尝试在Google中输入问题？
？
如果没有，你应该在发布之前。
此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。
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你甚至可以在IP包装器和放大器中使用混合的VHDL / Verilog IPsee文件选项卡。
不同的repositoriy选项
G.W.，NIST - 时间频率计量

http://forums.xilinx.com/xlnx/board/crawl_message?board.id=EDK&message.id=30774
谢谢和RegardsBalkrishan -----------------------------------------------
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