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【高手问答】layout leader工程师任工谈PCB设计

编者导读：
本期我们邀请了PCB设计版主任工karen1212 ，来解答大家在PCB设计上遇到的问题，活动时间是11月26日—12月13日。

高手简 介：
任工，多年工程实战经验，现任硬件工程师，从业layout多年，设计的产品和项目件数有很多， 总体可归类如下：           
1. 基带板 ：5w+pin，内含3x CPU，1xFPGA,多个高速芯片，时钟分频，多个DDR4；
2.PC主板：x86，  KBL_Y主芯片                                                                           
2. 开关电源模块设计： Buck, Boost, Buck-Boost.                  
      
若有相关PCB设计、电路原理等相关问题，你都可以在本帖下面，跟帖+并[/url][url=https://bbs.elecfans.com/user/2756177/]@karen1212
说不定你的问题在下个楼层或是下一页的楼层会有一个指引方向给你，或者是问题被解决了。
Elecfans高手问答，根据主题，回帖提问，解答你的疑惑。
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问答奖励规则：
1、在论坛帖子中回帖，参与互动（要有价值的提问，刷评论除外），将获得5个积分；
2、关注任工， 并转发分享本帖到朋友圈，截图发布在评论下方，将获得电子发烧友社群VIP入群资格
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社区高手招募
不限专业领域、不限技术方向，只要你是一个有活力并乐于分享的开发者，只要你愿意把自己的经验收获分享给大家，帮助众多从业者共同学习、共同进步，我们就欢迎你来做客社区高手问答。
联系方式：liuyong@elecfans.com。快来联系编者吧!
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往期回顾
【高手问答】第15期——和专家一起探讨：开发cyclone系列FPGA时遇到的事儿

回帖（19）

王燕

2019-11-26 17:53:23
受到警告
提示: 作者被禁止或删除 内容自动屏蔽
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  • 任飞: 一起讨论，多分享，共同进步

h1654155275.5753

2019-11-26 18:05:09
pads layout报错，请大神帮忙看看什么问题?@karen1212
在TOP层和bottom层铜箔上面多添加了solder mask top和solder mask bottom层铜箔，添加了过孔，就报出很多连接性错误，不知道是原因

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  • 任飞: 首先不好意思，我未声明，我使用的软件是allegro，pads解答不了，不好意思

张燕

2019-11-26 18:13:11
想问下这个电路是怎么样驱动的？能给看看吗
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  • 任飞: 首先你COAX输入的高低电平信号，也可能受干扰的信号电压会有 变动，但是你用gpio口来读取高低电平，高低电平都是有电压范围的，如果你使用逆变触发器，你使用了两次，那就可以输入一个高电平，就GPIO能够读取一个稳定的高电平（VCC）,我所知道的作用就是这个，至于其他你在研究研究；

搞电源小哥

2019-11-26 19:18:38
任工我问一下，我这里有射频输出线，频率在1MHz,走线的时候顶层和底层重合，线宽走到1mm，板厚为0.2mm，这样走有问题吗？
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  • 任飞: 肯定不能这么做，射频走线参考地，不能参考其他信号，要做到阻抗控制，再一个做到不受其他信号干嘛；
  • 搞电源小哥 回复 任飞： 这里是交流输出RF+和RF-，由于空间的限制我把正负分底层顶层走，上下重合好还是不重合好
  • 任飞 回复 搞电源小哥： 首先RF-是不是RF+的参考信号，不是就不要重合啊;
  • 搞电源小哥 回复 任飞： 是参考地可以重合是因为重合后的回路面积少吗？不是参考地不能重合是因为有寄生电容产生吗？

王栋春

2019-11-26 21:59:47
未接触过楼主所用的设计软件 围观一下
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358995947

2019-11-27 11:10:27
围观一下，学习学习
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李刚

2019-11-27 11:15:18
本帖最后由 karen1212 于 2019-11-27 11:26 编辑

请问任工pcb走线信号线和电源线的颜色不同是怎么设置的， 有的板子在同一层 但是走线和焊盘颜色分信号线和电源线：


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  • 任飞: 好好弄这两个界面就知道怎么去设置了
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刘艳

2019-11-27 12:31:53

PADS LAYOUT验证出问题如何解决问题？铺铜后，验证时老是随机出来几个GND出错，解释说是填充边框的问题。改设计规则距离也没有整好这个问题，故向任工求助。
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刘勇

2019-11-27 14:17:04
求教pads铜箔无法与圆形焊盘无法连接问题

画了个铜箔与VCC网络连接，已经分配网络，但是就是有一个圆形焊盘无法连接上，选择斜交，正交，都无法连接到热焊盘，但是过孔全覆盖，就可以不知道什么原因！请教任工看看！@karen1212

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李丹

2019-11-27 14:28:44
PADS9.5导入封装库，全是no decal，请问我该怎么解决，在线等
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唯爱萌meng

2019-11-27 14:30:14
使用allegro设计四层板，出现电源层和地层没有任何走线，设置空的层叠目的？
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  • 任飞: 有没有阻抗要求，或者关键信号需要参考地

刘军

2019-11-28 13:50:42
本帖最后由 karen1212 于 2019-11-28 17:53 编辑

有一个问题，在原理图画好后需要输入元件的footprint，一些基本元件的封装是软件自带的库里就有的，比如电阻电容，那么如果我需要0805封装的电阻，怎么知道这个封装在软件自带的库里是什么名字？还有像钽电容A-3216封装对应的又是什么名字？哪些元件的封装需要自己画？
这个得自己好好摸索软件，通用的器件可以用库自带的，其他很少见，或者没有的肯定的画，再一个看你们公司库完不完整咯；


举报
  • 3.png

李刚

2019-11-28 13:52:23
allegro倒gerber报错，导gerber提示如图错误，请教下怎么解决这个错误，修改焊盘依然提示这个错误。
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  • 任飞: 你把pad上传给我看看；

李刚

2019-11-29 10:29:30
文件不方便上传的，公司有要求，这个能看出什么问题吗
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张燕

2019-11-29 10:30:13
请问任工，Allegro布局时怎么两个封装需要叠加一起怎么处理？
1 1 举报
  • 任飞: 那就做兼容设计就好了，就是选择任意一个都能够满足，并不干涉；

李丹

2019-11-29 10:32:36
allegro 删除死铜后，原来有死铜的位置怎么再重新铺铜
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  • 任飞: 要么下地孔，不要让成为死铜，要么就空着不再重新铺铜；

LOVESNOW1

2019-11-29 11:00:00
任工，麻烦请教一下，为什么我这网络表导入PCB出现报错，W- (SPMHGE-269): netrev had warnings, use Viewlog to review the log file.折腾了好久不能解决，查询了很多相似问题，都无法解决，请指导！
2 举报
  • 任飞: 首先查看一下error，这个是关键的原因
  • LOVESNOW1 回复 任飞： 生成的网络表里面只有warning，没有error
  • 原图DRC检查.jpg
  • PCB网络表导入报错.jpg

刘芳

2019-12-2 13:51:37
请问candence中的spice模型可以修改器件最基本的物理方程吗？然后提取参数想基于candence model editor进行氮化镓器件的建模，有可能实现吗？求教ICCAP软件呢？
1 举报

李平

2019-12-2 13:55:07
请问任工，敷铜时最终尺寸和已经鼠标绘制的尺寸不一致是什么原因？
1 举报
  • 任飞: 没有明白你的问题，描述清楚点

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