如何使PlanAhead中的端口可用并使用约束文件将它们分配给引脚？

你好，
我正试图在Zedboard上使用Zynq芯片。
我用BSB为Zedboard创建了一个基础系统。
现在我想将VHDL中描述的硬件（一个简单的计数器）添加到zynq芯片的可编程逻辑部分。
我不想将它连接到AXI总线或任何东西，只是想将它连接到电路板的开关和LED。
我将.vhd文件添加到项目中，我可以模拟计数器。
但我无法将实体的端口分配给zynq芯片的引脚。
ENtiTY计数器IS PORT（clk：IN STD_LOGIC; res：IN STD_LOGIC; start：IN STD_LOGIC; q：OUT STD_LOGIC）;
结束柜台;
我需要做些什么来使PlanAhead中的端口可用并使用约束文件将它们分配给引脚？
先谢谢你！