赛灵思

刘浩

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[问答]

请问我能从PLL，DCM或级联PLL DCM获得多大的输出频率限制？

大家好，我正在尝试实现一个可以处理内部高时钟频率的serdes，即。
1.2 GHz，当处于DDR模式时，我到目前为止所做的是将DCM输入时钟连接到25 MHz晶振时钟并将其乘以8以获得连接到DDR寄存器的200 MHz时钟，我试图使用
时钟向导获得超过900 MHz的单端但没有帮助
我的问题是我能从PLL，DCM或级联PLL DCM获得多大的输出频率限制？
，甚至可以从PLL或DCM获得1.2 GHz？
我将衷心感谢您的帮助
问候，
Morlerm

回帖（5）

潘晶燕

2019-8-2 06:28:07

男，
在Spartan 6中，无法实现如此高速的通用IO（请参见数据手册）。
Spartan 6确实有高速收发器（专用模块）用于此目的。
我认为达到这种性能水平至少需要一个7系列设备（查看这些数据表）。
Austin Lesea主要工程师Xilinx San Jose
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潘晶燕

2019-8-2 06:35:07

男，
在Spartan 6中，无法实现如此高速的通用IO（请参见数据手册）。
Spartan 6确实有高速收发器（专用模块）用于此目的。
我认为达到这种性能水平至少需要一个7系列设备（查看这些数据表）。
Austin Lesea主要工程师Xilinx San Jose

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冯敬宇

2019-8-2 06:46:01

谢谢奥斯汀

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冯敬宇

2019-8-2 07:01:12

很抱歉再次打扰你，但我确实在数据表中搜索了DCM（spartan6）的最大输出频率，但是找不到它你是否有一个文件可以看到谢谢，

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