对50MHZ时钟分频，输出1KHZ时钟信号和100HZ时钟信号

上图是RTL电路图，为什么输出信号100hz的信号左侧什么也没有接呢？求大神指点。如果有错，应该怎么改。

程序如下：
module paobiao_fenpin(clk_in,clk_100hz,clk_1khz);//clk_ms表示100HZ时钟用于计数，clk_khz表示1KHZ时钟用于数码管扫描;
input clk_in;//50M晶振
output clk_100hz;//百分秒;
output clk_1khz;
wire clk_100hz;
wire clk_1khz;
reg clk_100hz_r;
reg clk_1khz_r;
reg [1:0]clk_100hz_cnt;
reg [15:0]clk_cnt;
initial clk_1khz_r=1;
initial clk_cnt=1;
always@(posedge clk_in)//1KHZ时钟计数;
   begin
     if(clk_cnt==25000)
             begin
                    clk_cnt<=1;
                    clk_1khz_r<=~clk_1khz_r;
                  end
          else
              begin
                           clk_cnt<=clk_cnt+1'b1;
                        end
end
assign clk_1khz=clk_1khz_r;//输出1KHZ时钟
always@(posedge clk_1khz_r)
begin
   if(clk_100hz_cnt==5)
          begin
            clk_100hz_cnt<=0;
            clk_100hz_r<=~clk_100hz_r;
          end
        else
          begin
               clk_100hz_cnt<=clk_100hz_cnt+1'b1;
     end
end
assign clk_100hz=clk_100hz_r;
endmodule