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本帖最后由 无人可以安眠 于 2015-5-16 20:38 编辑
我现在想做一个数字跑表,clk_f为50MHZ时钟输入,在模块内部做分频后产生1khz的clk信号,***设置大一点(因为输出包含msec,sec,min,h),但最大只能到100us,无法进一步延长,请问这是为什么,是不是我的设置出了什么问题?
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1个回答
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我想问下那个13版的end time在哪里找?
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求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
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