完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
亲爱的朋友们，
我有一个多锁设计。 时钟为50MHz，200MHz和400Mhz。 如果仅使用400MHz时钟并使用时钟使能产生200Mhz和50Mhz时钟域。 现在我需要将信号从一个时钟域传递到另一个时钟域。 我该怎么做才能确保其他时钟域看到这些信号。 问候 瓦里丝 以上来自于谷歌翻译 以下为原文 dear friends, I am having a multiclock design. The clocks are 50MHz, 200MHz and 400Mhz. If am using only 400MHz clock and use clock enables to generate 200Mhz and 50Mhz clock domains. Now i have a need to pass signal from one clock domain to another . What shall i do to make sure that these signals are seen by the other clock domain. regards Waris 
0
|
|
相关推荐
9个回答
|
|
|
我还想问一下，使用DCM进行时钟分割是否更好？
以上来自于谷歌翻译 以下为原文 I also want to ask , is it better to use DCM for clock division? |
|
|
|
|
|
|
|
|
|
|
|
您的原始帖子并不清楚您想要了解的内容。
请尝试改写你的问题。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 Your original post was not clear on what you were trying to understand. Please try rephrasing your question. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
亲爱的mcgett，当我使用时钟启用多重锁定设计时。
我该怎么做才能确保信号从一个域传递到另一个域，例如。 正确看到50Mhz到100Mhz，反之亦然。 以上来自于谷歌翻译 以下为原文 Dear mcgett, When i use clock enables for multiclock design. What shall i do to make sure that the signals passing from one domoain to another eg. 50Mhz to 100Mhz and vice versa are seen correctly. |
|
|
|
|
|
如果您的单时钟以400 MHz运行，并且某些寄存器上的时钟使能，每8个周期启用50 MHz，4个周期达到100 MHz，那么您应该没有问题。
为什么你认为你会遇到问题？ ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 If you have single clock running at 400 MHz with clock enables on some registers that are enabled every 8 cycles to get 50 MHz and 4 cycles to get 100 MHz then you should have no issues. Why do you think that you would have a problem? ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
亲爱的mcgett，我担心从400MHz域产生的信号，并说50Mhz。
当没有50Mhz的使能时，这些信号可以由逻辑产生，例如。 与计数值为6对齐的信号。 以上来自于谷歌翻译 以下为原文 Dear mcgett, i am worried about the signal generated from 400MHz domain and going to say 50Mhz. these signals could be generated by the logic when the enable of 50Mhz is absent eg. a signal which aligns with say count value of 6 . |
|
|
|
|
|
您创建的逻辑必须考虑到这一点，并保留该值，直到它被接受到下一个域。
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 The logic that you create must take this into account and hold the value until it has been accepted into the next domain. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
|
|
|
|
|
|
waris.mohammad写道：嗨，那么那些将是多周期路径。
没有。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 waris.mohammad wrote:No. ----------------------------Yes, I do this for a living. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2427 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2303
评论
淘帖
1561
