[问答]

设计了一个8位acc累加器，为什么无法从零开始累加呢？

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问答对人有帮助，内容完整，我也想知道答案 0 8位全加器。add8.v module add8(sum,cout,b,a,cin); input[7:0] a/synthesis keep/,b/synthesis keep/; input cin; output[7:0] sum/synthesis keep/; output cout; assign {cout,sum}=a+b+cin; endmodule 8位寄存器。reg.v module reg8(qout,in,clk,clear); input[7:0] in/synthesis keep/; input clk,clear; output reg[7:0] qout/synthesis keep/; always @ (posedge clk or posedge clear) begin if(clear)qout<=0; else qout<=in; end endmodule 请问：设计出来的累加器只能从120开始累加，无法从零开始累加，就算是clear以后还是如此。要怎么把起始值设成零呢？谢谢！~~ 0 R2CLDA$~NX_XRGB`$1%U~}G.png (19.01 KB, 下载次数: 2) QQ截图20161013115816.png (21.2 KB, 下载次数: 0) 已退回3积分
2016-10-13 12:00:26　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 LXQ1108 相关推荐 • 累加器verilog语言编程问题 11373 • FPGA实现NCO中相位累加器的输出和查找表地址什么关系？ 5318 • 控制累加器 1741 • 累加器ACC与标志寄存器问题 4602 • 51单片机只有对累加器操作的指令会影响Z（结果为零）标志吗？ 2373 • 若累加器中值为 1的位数是奇数 ,则 P置位 (奇校验);否则 ,P清除--------这句话要怎么理解， 2201 • 51单片机怎么用汇编语言把累加器A中的数据移入到P0.0中，不影响p0口其他的口 7353 • PIC16F1619中的PID重置累加器的高字节 1493 • dds相位累加器没有提高采样频率 1452 • 怎样利用ADuC7060的累加器和计数器来计算平均值？如何配置？ 269 1个回答