完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3517
|
本帖最后由 elecfans跑堂 于 2015-9-1 09:34 编辑
比如做个组合逻辑电路，如果只是增加或减少敏感表中的信号，是否会影响到最终生成的电路？？？ 举个简单的列子 always @(a,b,c,d,t1,t2) begin t1 = a|b; t2 = c|d; out = t1^t2; end 跟 always @(a,b,c,d) begin t1 = a|b; t2 = c|d; out = t1^t2; end 会一样嘛？？ 
0
|
|
相关推荐
4个回答
|
|
|
当然会有影响咯，建议用组合逻辑的时候，写成always@（*）这样不会出错
|
|
|
|
|
|
灰常感谢你的解答。我看很多书上的解释是，敏感表的不一样只是影响仿真，而不会影响到最后综合生成的电路。 |
|
|
2015-9-2 15:47:57
评论
|
|
|
肯定会啊，敏感列表的变量一有变化执行过程块中的内容，而不再敏感列表里的，只有等待其所在过程块被执行，它才有机会执行。从一点就可以知道不一样啦
|
|
|
|
|
|
肯定会影响的！
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
NVMe高速传输之摆脱XDMA设计51：主要功能测试结果与分析3 nvmePCIe高速存储 PCIe高速存储
447 浏览 0 评论
NVMe高速传输之摆脱XDMA设计50：主要功能测试结果与分析2 nvmePCIe高速存储
403 浏览 0 评论
NVMe高速传输之摆脱XDMA设计49：主要功能测试结果与分析1
1521 浏览 0 评论
959 浏览 0 评论
900 浏览 0 评论
4439 浏览 63 评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
淘帖
2680
