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FPGA实战演练逻辑篇51：建立时间和保持时间

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问答对人有帮助，内容完整，我也想知道答案 0 建立时间和保持时间本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 在这个波形中，我们看到clk_r3的前后各有一条虚线，前一条虚线到clk_r3上升沿的这段时间即建立时间，clk_r3上升沿到后一条虚线的这段时间即保持时间。前面对建立时间和保持时间下定义时提到过，在这段时间内不能够有数据的变化，数据必须保持稳定。而在这个波形中，也确实没有看到在建立时间和保持时间内，reg3in的数据有任何的变化，因此我们可以稳定的将reg3in的数据锁存到reg3的输出reg3out中。（特权同学，版权所有）图8.10 建立时间和保持时间都满足要求的情况如图8.11所示的波形，同样的一些信号，但我们发现reg3in在clk_r3的建立时间内发生了变化，这带来的后果就是clk_r3上升沿锁存到的reg3in数据不确定，那么随后的reg3out值也会处于一个不确定状态。比如第一个时钟周期，原本reg3in应该是稳定的低电平，但是由于整个路径上的延时时间过长，导致了reg3in在clk_r3的建立时间内数据还未能稳定下来，在建立时间内出现了电平正处于从高到低的变化，即不稳定的状态，那么导致的后果就是reg3out的最终输出不是确定的状态，很可能是忽高忽低的亚稳态，而不是原本期望的低电平。（特权同学，版权所有）图8.11 建立时间违规的情况我们再来看看保持时间违规的情况，如图8.12所示，这次是数据传输得太快了，原本应该下一个时钟周期到达clk_r3的数据竟然在clk_r3的前一个时钟周期的保持时间还未过去就来到了。因此，它出现的最终危害也是后端输出的reg3out处于不确定的状态。（特权同学，版权所有）图8.12 保持时间违规的情况 1 已退回1积分
2015-7-17 12:02:10　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × rousong1989 该类别下有 29 个回答。邀请回答小红A 该类别下有 2 个回答。邀请回答 gesper3187 该类别下有 2 个回答。邀请回答负一级该类别下有 2 个回答。邀请回答雪漫倩颖该类别下有 1 个回答。邀请回答 jf_1689824204.6718 该类别下有 1 个回答。邀请回答 jf_44821573 该类别下有 1 个回答。邀请回答 nonameplayer 该类别下有 1 个回答。邀请回答传伟1号该类别下有 1 个回答。邀请回答 ml386zd 该类别下有 1 个回答。邀请回答是男人就活出你的高傲该类别下有 1 个回答。邀请回答 icepanpan 该类别下有 1 个回答。邀请回答冰糖雪梨冰糖雪梨该类别下有 1 个回答。邀请回答天翼天意之歌该类别下有 1 个回答。邀请回答 zhyu4774 该类别下有 1 个回答。邀请回答不称在风尘该类别下有 1 个回答。邀请回答 chizhanbo_007 该类别下有 1 个回答。邀请回答 yong24hao 该类别下有 1 个回答。邀请回答呆萌乖乖兔该类别下有 1 个回答。邀请回答 cgx1 该类别下有 1 个回答。邀请回答举报 rousong1989 相关推荐 • FPGA实战演练逻辑篇60：VGA驱动接口时序设计之7优化 4126 • FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告 6762 • FPGA实战演练逻辑篇50：时钟 3704 • FPGA实战演练逻辑篇57：VGA驱动接口时序设计之4建立和保持时间分析 5497 • FPGA实战演练逻辑篇54：VGA驱动接口时序设计之1概述 5038 • FPGA实战演练逻辑篇52：基本时序路径 3033 • 为什么触发器要满足建立时间和保持时间 1974 • VGA驱动接口时序设计数据的建立时间和保持时间 1915 • FPGA实战演练逻辑篇53：reg2reg路径的时序分析 4934 • FPGA实战演练逻辑篇62：CMOS摄像头接口时序设计2实际分析 4709 2个回答

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2015-7-17 12:15:05 评论举报天生一一