完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
如上图所示 用的是Vivado2014.4,最后生成完bit文件后,显示了这个。结温过高?仔细看report里面电流竟然30+A。。。 我想问一下大概是什么原因导致了这种状况的出现呢,然后解决这个问题那些地方的代码可以优化呢? 刚学FPGA不久,望各位大虾指教 |
|
相关推荐
1个回答
|
|
我等着用,顶起
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
基于matlab FPGA verilog的FIR滤波器设计
568 浏览 0 评论
1181 浏览 0 评论
836 浏览 2 评论
318 浏览 0 评论
927 浏览 0 评论
3369 浏览 74 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-7-8 13:18 , Processed in 0.488067 second(s), Total 69, Slave 53 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191