新手求解verilog 中的生成块语句的意思

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问答对人有帮助，内容完整，我也想知道答案 0 verilog 中的 generate for 语句好理解，但是 generate if 和 generate case 语句怎么理解？？ 0 奖励1积分
2014-12-21 12:44:21　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报烦恼的维特相关推荐 • 关于verilog中的生成块和任务 3234 • 何时才调用FPGA中的生成块 1927 • chisel 中可以用Verilog 语句吗？ 2955 • Verilog中的always块内的语句执行的速度？ 6322 • Verilog中什么是过程啊?有点乱 2991 • 生成语句实现x在3种情况下不同会导致实施问题吗？ 1458 • 关于always语句的问题 3753 • 如何为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网表？ 2046 • 集成块座子是做什么的，作用是什么 4311 • 参考设计中任务说明的Verilog问题 741 6个回答

烦恼的维特发表于 2014-12-26 22:06
听了2位的答疑，我有点了解了，只是想不通，如果要用 generate if 来判断是否生成电路的话，那么判断依 ...

首先你要明白，你写的逻辑代码，会被生成电路，如果用if else，就会生成一个判断选择的电路，而用generate，则只会生成你想要的电路，同样的资源，哪个消耗更少呢？
generate的判断值，按照很多公司的代码规范，一定要是常量或者是参数！别问为什么，等你用熟了verilog，自然就会明白其利弊。
你可以把generate想象成C语言的编译前预处理语句，比如if def .......endif这种，只有define了，这段话才会被编译。

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2014-12-21 12:44:22 评论

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2014-12-21 13:21:27 评论举报烦恼的维特

答案对人有帮助，有参考价值 0 你别把 generate和for、if、case等联合起来，generate就是个独立的生成语句。比如 generate assign a = b ? c : d; endgenerate 综合出来会是一个mux多选器。但是，你可以根据各种条件来选择生成电路，比如我想通过某参数来确定要生成某种电路。 parameter MOD = "ADD"; generate if(MOD == "ADD") assign a = b + c; else assign a = b - c ; endgenerate 这条generate语句就根据参数MOD的值来选择是生成加法器还是减法器，完成b和c的运算，再赋给a。我想case在里面的用法你也清楚了。

2014-12-22 23:20:29 评论举报 489240

glace12123 发表于 2014-12-22 23:20
你别把 generate和for、if、case等联合起来，generate就是个独立的生成语句。
比如
generate

您好，因为我是初学，所以不知道生成语句是什么意思，请问您这第一个例子中的generate 语句和module 模块有什么不同吗？或者和task 任务有什么不同吗？
第二个例子中是根据参数MOD的值来选择是生成加法器还是减法器，这个能具体的说下吗？和没用generate 直接用if 语句有什么区别吗？（其实还是对生成语句的意思不明白）

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2014-12-24 22:46:58 评论

烦恼的维特

本帖最后由 shakenbaby216 于 2014-12-25 13:53 编辑

烦恼的维特发表于 2014-12-24 22:46
您好，因为我是初学，所以不知道生成语句是什么意思，请问您这第一个例子中的generate 语句和module ...

你需要先理解“综合”前后程序的变化。综合前，程序是一段纸面上的逻辑语言。但是综合后，程序被构建为一张逻辑电路图，称为网表。

当你写下if等判断逻辑代码时，意思是希望这些“if”逻辑最后会变成电路。
而generate if是告诉综合器：除非满足某条件才将以下代码综合为电路。换句话说，如果generate if的条件不满足，那么这段纸面代码会被综合器直接忽略。
两者有本质不同。

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2014-12-25 13:50:27 评论

shakenbaby216

答案对人有帮助，有参考价值 0 shakenbaby216 发表于 2014-12-25 13:50 你需要先理解“综合”前后程序的变化。综合前，程序是一段纸面上的逻辑语言。但是综合后，程序被构建为一 ... 听了2位的答疑，我有点了解了，只是想不通，如果要用 generate if 来判断是否生成电路的话，那么判断依据应该是常量吧，也就是说判断依据适合输入信号没有关系的，那么这样的话不能直接判断下吗？干吗还要用这个语句呢？

2014-12-26 22:06:55 评论举报烦恼的维特