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电子发烧友论坛
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嗨，
我在我的顶层模块中有三个生成语句，我对所有三个使用相同的变量“i”，e 因为i在0到x中生成所以，其中x在3种情况下是不同的。 这会导致实施问题吗？ 我可以用吗？ 谢谢， Koyel 以上来自于谷歌翻译 以下为原文 Hi, I have three generate statements in my top module and I am using the same variable "i" for all three i,e for i in 0 to x generate so and so, where x is different in 3 cases. Can this cause a problem in implementation? Can i be used Thanks, Koyel 
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生成变量i应该是每个生成块的本地变量。
即你不能在块之外使用它，它不会影响另一个块中的变量i。 顺便说一下，我假设您使用VHDL是因为语法，但是当您提出有关VHDL的问题时，在您的帖子中这样说是有用的。 Verilog也有生成语句。 - Gabor 以上来自于谷歌翻译 以下为原文 The generate variable i should be local to each generate block. i.e. you can't use it outside the block and it won't affect the variable i in another block. By the way, I assume you're using VHDL because of the syntax, however when you're asking a question about VHDL it would be useful to say so in your post. Verilog also has generate statements. -- Gabor |
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