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用VHDL编程实现一个器件,其功能如下:
a、b: 输入信号,均为std_logic_vector(3 downto 0); RST: 异步复位信号,低电平有效(复位即将输出信号y0和y1清零); EN: 同步使能信号,高电平有效(即高电平时器件工作,否则保持); T: 功能控制信号,比特类型。 y0 ,y1:输出信号,整型,当T=0,y0 =3|a|-b; 当T=1 ,将a算数右移2位后,赋给y1。 求程序设计 |
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1个回答
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建议楼主还是学VERILOG把,现在用的比较多的是verilog
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