完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
什么是“立体包地”？
板子上有一片时钟分配芯片，即100Mhz时钟输入，输出20多路相同频率的时钟。该时钟芯片摆在底层，时钟走线也布在底层，最靠近底层的内层是一个电源层，分割了不同电源，如下图所示，调试的时候发现紫色分块的电源被耦合了100Mhz的交流分量，幅度大概在150mV左右。: y: K# v# T* L2 L 请问有什么补救的措施吗？是不是倒数第二层分配成地层不会有这个问题啊？ 
0
|
|
相关推荐
29个回答
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
100M大概用多大的电容滤波，上过一个1nf的，没什么作用。 时钟分配器的输出都穿有电阻做端接，你所谓的“平面分割“是什么意思？我的问题就是这一大把时钟走线对相邻平面（紫色）分割产生上述”耦合“影响。 |
|
|
|
|
|
该时钟芯片摆在底层，时钟走线也布在底层，最靠近底层的内层是一个电源层，分割了不同电源， 那时钟走线有跨越分割线吗？如果说有的话，在走线旁边的电源层加电容试试（电容接在两个不同的电源区域）。 |
|
|
|
|
|
时钟是用紫红部分供电吗，有没有考虑过电源的驱动能力问题。1 k+ W% N5 X- Y5 X, Y f( H9 ?% f
在时钟芯片的供电脚与地之间多加几个电容试，看有没作用。 虽然电源与地平面都可以作参考面，但用地肯定与用电源层来得好，特别是像CLK，DIP之类的。 现在板子已经出来了，说这些也没用，总不能等下版来证明这个问题吧，万一下版也是这样呢，最好还是找到问题的根本. |
|
|
|
|
|
有没仿真过电源与地之间的阻抗是多少，最大频率是那一点，然后就多加几个电容将这个阻抗降到目标阻抗以下再试试看有没有效果。
|
|
|
|
|
|
现在将紫色铜皮独立以后，在铜皮和地之间加了一些电容，比如1nf，2.2nf，10pf各一个，现象依旧 |
|
|
|
|
|
紫色部分跟时钟供电没有任何关系，我现在是把紫色部分的供电去掉，变成一个独立的铜皮后现象依旧。 |
|
|
|
|
|
|
|
|
|
|
|
在低频信号中，阻抗占主要地位，所以信号是沿最低阻抗回路回到电源端，在一般低频电路中，最低阻抗就是两点间的直线距离。在高频信号中，感抗占主要地位，所以信号回路是沿着感抗最低回路回到电源端，通过在高频信号中，最低感抗是与信号对应的地或电源平面，回路路经为信号线在地或电源平面的投影。 |
|
|
|
|
|
可试多并几个不同的值，三到五个都不算多. |
|
|
|
|
|
多谢你的回复！ 我现在手头没有3.3nf的电容，只好多加几个1nf和2.2nf的电容试试看。 我的时钟信号往外辐射信号，发现这个时钟分配芯片的辐射能量很大，示波器探头一挨近就能测到时钟信号，是否因为回路路径太长啊？由于我的时钟是给子板用的，现在子板没有插上母板，那么时钟相当于”断"了一样，这是造成辐射的原因吗？ |
|
|
|
|
|
按照你的图我能清楚理解什么是信号回路。不过还是有问题请教： 1. 我的100M时钟应该算高频信号吧？ 2. 我的时钟到子板插座为止，但是子板如果未插上的话感觉这个时钟走线象一条断头线啊，这种情况怎么理解？ 3. 我的这个情况，时钟对面是-3.3V平面，而这个电源跟时钟没有任何关系，那么时钟信号回路也是投影到该平面上吗？ |
|
|
|
|
|
1、是否是调整有几种方法，一个就是频率的高低，再就是走张的长短，还是一种就是信号的上升沿与走线的延时关系，一般认主走线延时达到信号上升时间的1/10就可以认为是高带，如果是频率来看，有人把高于50MHz就算高速了，从你的设计来看，应该把它当高速电路来分析。( V9 c: U. ? f9 m% f# ~ 2、不同的负载对信号完整性有关系，只有匹配的负载信号和最好。当然空载时，信号的是100%的反射。 3、信号回路只与最阻抗（包括感抗）有关，与电压没有关系，所以，不管是不是芯片所要的电源，都是投影到该平面上。8 P/ H' B3 O- F- A 4、从你的说明来看，你的辐射应该很大，如果用示波器探头都能测得到的话，那你在测电源纹波时就很难区别那是辐射进出和信号还是真实的电源纹波。很多人在测电源纹波时，用示波器上的接地线，通过夹子接地，这样会把辐射干扰信号也测进行，这肯定是不对。不知道你是怎么测的。如果有得选择和话，示波器探头最好用50欧的，通过最短接线接地（不要超过10mm），不要用示波器上带夹子的线接地，测试点与接地点的距离要短，最好不要超过5mm。 |
|
|
|
|
|
现在总结这个问题：& H9 O2 ^* U) `/ Q& h0 b 1. 可以确定的是时钟走线的回流路径是走-3.3V平面的。; c) q m7 Q0 s9 E% W. n 2. 所有时钟走线没有跨-3.3V平面的分割；也即时钟走线没有跨参考平面。* {- w3 j7 e+ @6 R& a, c 3. 参考平面耦合进去了时钟信号幅度在200mV左右。9 ^! q+ ?, x3 n7 z) X* G6 { 4. 将此参考平面改变成+3.3V无法现象是一样的。 5. 将此参考平面改变成GND平面，耦合进来的信号p-p值大幅度减少到20到40mV；也许接地点越多减少幅度会更大甚至完全去除（这只是猜测）。 6. 将此参考平面独立成无任何属性的铜皮，现象一样（和连到+3.3V一样）。: q! j) V- W6 Z 7. 将参考平面独立成无任何属性的铜皮，并加2.2pf、10pf、1nf等电容（总电容个数20个左右）到地，现象也一样，无法滤除此交流信号。 综上所述：是否时钟走线的回流路径在此参考平面中被阻挡了呢？从而导致信号没有宣泄的出口。但是为什么又有能量向空间辐射呢？ |
|
|
|
|
|
7. 将参考平面独立成无任何属性的铜皮，并加2.2pf、10pf、1nf等电容（总电容个数20个左右）到地，现象也一样，无法滤除此交流信号。 你的电容是加在考平面与地之间还是其它位置？所有的信号最后都是通过信号回路回到driver的电源负极，看看这个回路中是哪个部分出了问题 |
|
|
|
|
|
driver的供电是+3.3V所以紫色平面和driver的供电没有关系，所以回流到了紫色平面以后还需要跨越到+3.3V或者直接跨越到地，是这样吗？ S9 D" j4 N0 ^2 H% I 不过奇怪的时候当把紫色和地短接及把紫色平面和+3.3V短接的效果明显不一样哦，如前所述。1 j" O) M9 K&K }+ c4 V 我理解你所谓的“dirver的电源负极”就是GND对吗？ |
|
|
|
|
|
我个有觉得回流到紫色平面后，最后还得回到Driver供电的负极，也就是这里的地，现在的问题是紫色平面与地之间的阻抗（也就是紫色平面的特征阻抗）太大，加电容的作用是使紫色平面与地平面进行交流接地，也就是降低紫色平面的特征阻抗。但是你说这样做没有效果，我就不觉得比较奇怪，如果可以，做仿真试试看，看问题出在哪里 分析不对之处，还请大侠们指出，谢谢 |
|
|
|
|
|
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
【Altium小课专题 第107篇】原理图中批量修改位号或网络标号属性值字体的大小？
10665 浏览 1 评论
【Altium小课专题 第103篇】原理图同一网络颜色进行了设置，但是无法进行显示是什么原因？
7807 浏览 0 评论
【Altium小课专题 第094篇】如何从PCB中直接生成PCB库呢？
7992 浏览 0 评论
【Altium小课专题 第071篇】什么是层次式电路设计？它的优点有哪些？
6814 浏览 0 评论
【Altium小课专题 第068篇】原理图的模板如何进行编辑信息更改？
12901 浏览 0 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
6394
评论
淘帖
1042
