[问答]

DDR SDRAM 类高速器件布线规则

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问答对人有帮助，内容完整，我也想知道答案 0 一个优秀的Layout，一块好的板子，并不是随便布线连同就可以实现电路要求的，凡事都得谨慎，此处别处摘要，讲述SDRAM类高速器件布线规则：如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做：（1）DDR和主控芯片尽量靠近（2）高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils （3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。这样的话200M的DDR基本上是没有太大问题。其它的一些3W 20H法则就能做到尽量做到吧时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33 Ω，并联匹配终端电阻RT值为25～68 Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0～33Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil以上。组内信号应该与DDR时钟线长度匹配，差距至少控制在25 mil内。串联匹配电阻RS值为O～33 Ω，并联匹配电阻RT值应该在25～68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。 1
2015-1-15 10:39:37　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 赵君度该类别下有 21 个回答。邀请回答苦逼中的苦逼该类别下有 20 个回答。邀请回答嵌入式-H 该类别下有 16 个回答。邀请回答哼小曲该类别下有 13 个回答。邀请回答胖子的逆袭该类别下有 12 个回答。邀请回答 kevinvind 该类别下有 12 个回答。邀请回答我爱共享该类别下有 11 个回答。邀请回答 lique 该类别下有 11 个回答。邀请回答 gvxiaot 该类别下有 10 个回答。邀请回答一根琴弦ai 该类别下有 9 个回答。邀请回答 study875 该类别下有 8 个回答。邀请回答爱吃果冻该类别下有 8 个回答。邀请回答乡村渔夫该类别下有 8 个回答。邀请回答谢新貌该类别下有 7 个回答。邀请回答时光之刃该类别下有 7 个回答。邀请回答 rosa 该类别下有 6 个回答。邀请回答 robin_zhang 该类别下有 6 个回答。邀请回答 303915 该类别下有 6 个回答。邀请回答 tulin 该类别下有 6 个回答。邀请回答 i小刚该类别下有 6 个回答。邀请回答举报 rosa 相关推荐 • 使用高速转换器时有哪些PCB布局布线规则？ 1531 • 在高速的PCB设计中的走线规则是什么 2881 • 电源线和地线的布线规则有哪些 10411 • PCB布线规则看了就知道 4011 • SATA3.0的布线规则，与2.0的差别 6578 • pcb布线规则（2） 5019 • 谁有高速PCB布局布线规范，谢谢 2295 • 请问PCB布线规则有哪些？ 2504 • SDRAM和DDR SDRAM等布线的原则是什么？ 1174 • 要做个课程设计，想自己画个图，问问布线规则 2303 1个回答