[问答]

FPGA输出电源被周期性拉低请问产生的原因是什么？

问答对人有帮助，内容完整，我也想知道答案 0 我在做FPGA设计时，软件已经写好，可是将程序一下进FPGA芯片，5v供电电源就会被周期性拉低，从而在产生一个新的频率，给后级电路的调制端造成很大的麻烦。请问产生的原因是因为功耗太大，电源带载能力不够吗？在电源端加入陶瓷电容能够解决吗？ 0
2023-3-27 13:47:18　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报张龙祥相关推荐 • 带隙为什么会出现周期性抖动？怎么解决？ 2123 • AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题如何解决？ 307 • 请教AD9144 /9136SYNC~信号周期性拉低和没有模拟输出的问题 5349 • ADC12QJ800-Q1 sync信号会周期性拉低的原因？ 19 • UCOS+LWIP产生LOCALTIME做周期性延时 1071 • AD2S1205在与旋变匹配时，LOT周期性出现故障信号的原因？ 388 • 请问ADA4817中的间歇周期性噪声该怎么解决？ 348 • 请问ADA4817中的间歇周期性噪声该怎么解决？ 2703 • 使用AD9163的时候遇到JESD204B的SYNC信号周期性拉低如何解决？ 370 • FPGA控制DAC7734，DAC电压输出周期性置零咋办？ 2904 2个回答

答案对人有帮助，有参考价值 0 电源不会因为FPGA下载了代码就发生什么变化，你的情况倒向程序触发了板上的某些变化。要说功耗大也是外围电路造成的不是FPGA本身的问题，和下载FPGA代码没有关系的。主要检查一下FPGA的外围控制的电路。

2023-3-27 13:47:41 评论举报 goodmbby

答案对人有帮助，有参考价值 0 //------思路1：硬件问题 1.DC5V供电能力/带载能力弱。解决办法： a.添加滤波电容，直接来个大容量的电容。 b.任意找一个DC5V电源，例如手机充电器（非快充）或者其他直流电源，焊接到你的板卡，排除带载能力的问题。注意电源正负不要接反。 2.电路谐振解决办法：结合FPGA程序定位（参考思路2）。 //------思路2：FPGA问题（不是软件问题，还是硬件问题） 1.你程序里某个/某些功能管脚在烧录程序后直接对地（3.3V管脚直连GND）。解决办法： a.可能是硬件设计存在功能管脚直连GND的情况，也可能是焊接出了问题，需要仔细排查。 b.FPGA更改程序，只实现最简单的功能即可（例如点灯），其他未使用的管脚设置为“输入-高阻态”，借助程序逐步排查。 2.FPGA功能管脚控制的某些设备存在虚短/虚断的情况，包括对地短路。解决办法：逐步硬件排查。

2023-4-7 18:47:03 评论举报卿小小_9e6