完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
为什么简单的分频器程序调用modelsim仿真不了,同样的方法仿真与门程序就没有问题啊?下面是自己写的源程序和测试程序。
module ff (clk,q); input clk; output q; reg q; reg [7:0] count; always @(posedge clk) begin if(count>=8'd50) begin q<=~q; count<=8'b0; end else count<=count+8'b1; end endmodule 测试程序: `timescale 1 ps/ 1 ps `include "ff.v" module ff_vlg_tst(); reg clk; wire out; parameter delay=100; ff myff(clk,out); initial begin clk=0; end always #(delay/2) clk=~clk; endmodule |
|
相关推荐
1个回答
|
|
小弟初学,哪位大神帮忙给看看,在线等,
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
134 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
749 浏览 1 评论
363 浏览 0 评论
711 浏览 1 评论
548 浏览 0 评论
3718 浏览 85 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-7-26 10:21 , Processed in 0.563288 second(s), Total 75, Slave 56 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号