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小弟出学verilog，有好多问题不懂啊。这里是从电子文档上直接赋值的程序
（1） module a(clk); //书上说这是一段自触发振荡器，按理说防出来的应该是一段0101波形啊？为什么全是1？连一开始的0也没有？是 output clk; //不是我仿真出了问题？可是我之前防过VHDL都没问题啊。 reg clk; initial #10 clk = 0; always @(clk) #10 clk <= ~clk; endmodule （2） module a(clk); output clk; reg clk; initial #10 clk = 0; always @(clk) #10 clk = ~clk; endmodule 为什么我用quartus9.0仿真出来的波形两个完全一样呢，都是1呢，即使是一样的，clk不也有10个单位等于0吗？有没有那个大牛能指点一二。小弟不胜感激。是不是我仿真出了问题呢？我是弄的功能仿真 
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2个回答
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这个要在modesim下仿真的吧~~~
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2012-10-4 12:25:34
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