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夏宇闻老师书第十章第五节例子的问题

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问答对人有帮助，内容完整，我也想知道答案 0 我买了夏宇闻老师的书《Verilog 数字系统设计教程》第四版。我正在看第10章第五节，有个例子，在第148页代码： `module SampleOfBus(DataBus,link_bus,write); inout [11:0] DataBus; input link_bus; reg [11:0] outsigs; reg [13:0] insigs; assign DataBus=(link_bus) ? outsigs:12'hzzz; always @(posedge write) begin insigs<=DataBus*3; end endmodule` 编译出错：我以为write可能是关键字，我改成write1,仍然不行。请问高手，如何解决？谢谢！ 0 已退回1积分
2023-3-23 12:26:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报 chenbingjy 相关推荐 • 《从算法设计到硬线逻辑的实现》中第十章练习6-在Verilog H... 2583 • 夏宇闻老师书第9章例9.4的问题 1105 • 有点基础看过几遍夏宇闻的verilog，暑期想报个FPGA的培训班，求推荐 3954 • 有关夏宇闻的RISC_CPU设计遇到的问题 4710 • 零基础学习嵌入式开发以及项目实战开发 10188 • 求推荐FPGA学习有什么好的书和方法 4350 • #(a0_width, a1_width)什么意思 2638 • 选通显示的仿真问题 12386 • 学习verilog语言 2847 • 仿真VCD文件系统任务的问题 9855 1个回答

答案对人有帮助，有参考价值 0 //------错误原因：原文：Verilog HDL error at SampleofBus.v(1): object "write" is not declared. 意思：对象write并未声明。即说明了端口里有”write“，但是并未声明其输入还是输出。 //------处理办法：依据代码功能，可知检测到write信号的上升沿posedge时执行 insigs<=DataBus3; 所以，write信号类似于时钟或者使能信号，即对于工程来讲，write属于输入信号。 inout [11:0] DataBus; input link_bus; input write;//添加的这行输入端口声明代码复制代码*

2023-4-7 19:28:11 评论举报卿小小_9e6