完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3025
|
本帖最后由 Leo_Tseng 于 2012-10-1 17:40 编辑
在VHDL中，a:=b;c:=a;为什么不能在同一进程中出现？变量的值不是立即变化的吗？这样有什么不可以的呢？为什么在verilog中就可以呢 
0
|
|
相关推荐
3个回答
|
|
|
这是阻塞赋值与非阻塞赋值的问题，在always语句中也是顺序执行的，说硬件描述语言是并行的，指的是进程与进程之间是并行的。
|
|
|
|
|
|
记住一点，你的代码要用硬件电路能实现才行
|
|
|
2012-10-2 12:05:33
评论
|
|
|
注意verilogalways中加了begin end 是顺序执行语句 的，vhdl进程中语句是到endprocess 后一起执行的，所以是不行的
|
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
NVMe高速传输之摆脱XDMA设计50：主要功能测试结果与分析2 nvmePCIe高速存储
252 浏览 0 评论
NVMe高速传输之摆脱XDMA设计49：主要功能测试结果与分析1
1501 浏览 0 评论
907 浏览 0 评论
855 浏览 0 评论
658 浏览 0 评论
4427 浏览 63 评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
淘帖
2219
