[问答]

74lv165时钟clk和ser信号的在上升沿是同时触发，请问会不会造成误采样?

问答对人有帮助，内容完整，我也想知道答案 0 spec要求时钟clk和ser的信号建立时间在3.3v供电是需要大于5ns，但是由于硬件设计原因，导致时钟clk和ser信号的在上升沿是同时触发，请问会不会造成误采样? 如果造成误采样的话，是不是只能通过延时clk的方法来确保采样ser正确？ 0 本主题由 Harmony技术专家于 2024-12-12 11:06 审核通过
2024-12-12 08:35:21　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答举报刘丰标相关推荐 • 关于时钟上升沿有效的问题 8243 • 请问AD9220在时钟高电平下是不是一直采样但不转换？ 2440 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1457 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1319 • AD9220在时钟高电平下是不是一直采样但不转换，到低电平的时候才进行转换并输出？ 687 • 使用比较器AD8611把模拟信号转化为数字信号，振荡出的信号出不来，无法仿真，为什么？ 438 • 如何对74HC165的代码Proteus仿真 1870 • 请问74HC165芯片怎么进行并行转串行的实验？ 1885 • STM32 PE0按下时产生的下降沿触发外中断0，那在释放会产生上升沿，会不会触发外中断1？ 482 • 51单片机外部中断0如果选择跳变沿触发方式会不会影响中断？ 900 2个回答

答案对人有帮助，有参考价值 0 没明白您说的意思，能把接线图附上来吗因为74lv165的ser管脚是串行输入端，是随着clk一位一位移进寄存器的

2024-12-12 10:46:46 评论举报任青

答案对人有帮助，有参考价值 0 在74LV165这个器件中，时钟（CLK）和串行数据输入（SER）信号的同步性对于数据的正确采样至关重要。如果CLK和SER信号在上升沿同时触发，确实可能会导致误采样，因为数据可能在CLK信号稳定之前就已经被采样。根据您提到的规格要求，CLK和SER的信号建立时间在3.3V供电下需要大于5ns。这意味着在CLK信号的上升沿之前，SER信号应该已经稳定至少5ns。如果硬件设计导致CLK和SER信号在上升沿同时触发，那么SER信号可能没有足够的时间稳定，从而导致误采样。为了确保SER信号正确采样，您可以考虑以下几种方法： 1. 延时CLK信号：这是您提到的一个方法。通过在CLK信号路径中引入一定的延时，可以确保SER信号有足够的时间稳定。这种方法需要精确控制延时，以满足信号建立时间的要求。 2. 调整硬件设计：如果可能，重新设计硬件以确保SER信号在CLK信号的上升沿之前有足够的时间稳定。这可能涉及到调整PCB布局、使用更快的信号传输线或优化信号路径。 3. 使用同步器：在某些情况下，可以在SER信号和CLK信号之间使用同步器（如触发器或锁存器），以确保数据在CLK信号的上升沿时被正确采样。 4. 软件调整：如果硬件调整不可行，您也可以尝试在软件层面进行调整，例如通过在数据采样后添加一些处理逻辑来校正可能的误采样。 5. 使用时钟域交叉技术：如果SER信号来自不同的时钟域，可能需要使用时钟域交叉技术来确保信号在不同的时钟域之间正确传输。总之，确保SER信号在CLK信号的上升沿之前稳定是避免误采样的关键。您需要根据具体的硬件和应用场景来选择最合适的解决方案。

2024-12-12 18:17:26 评论举报郭中