[问答]

74lv165时钟clk和ser信号的在上升沿是同时触发，请问会不会造成误采样?

问答对人有帮助，内容完整，我也想知道答案 0 spec要求时钟clk和ser的信号建立时间在3.3v供电是需要大于5ns，但是由于硬件设计原因，导致时钟clk和ser信号的在上升沿是同时触发，请问会不会造成误采样? 如果造成误采样的话，是不是只能通过延时clk的方法来确保采样ser正确？ 0 本主题由 Harmony技术专家于 2 小时前审核通过
5 小时前　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 55 个回答。邀请回答普罗旺斯的薰衣草该类别下有 54 个回答。邀请回答 heks 该类别下有 52 个回答。邀请回答 lksas 该类别下有 45 个回答。邀请回答 wang21cj 该类别下有 45 个回答。邀请回答 hgimtk 该类别下有 41 个回答。邀请回答 fdhsfagd 该类别下有 40 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 huzp_bbs 该类别下有 39 个回答。邀请回答 ggfx 该类别下有 39 个回答。邀请回答 chm5 该类别下有 38 个回答。邀请回答 K_Ming 该类别下有 37 个回答。邀请回答 lifei639156 该类别下有 37 个回答，其中被选为最佳答案 1 次。邀请回答 HengDu 该类别下有 37 个回答。邀请回答站着幻想该类别下有 37 个回答。邀请回答 kingnet6688 该类别下有 36 个回答。邀请回答霍威电源该类别下有 36 个回答。邀请回答 ufydsyfsf 该类别下有 36 个回答。邀请回答 msvdsufsdf 该类别下有 36 个回答。邀请回答 kghfh 该类别下有 36 个回答。邀请回答举报刘丰标相关推荐 • 关于时钟上升沿有效的问题 7876 • 请问AD9220在时钟高电平下是不是一直采样但不转换？ 2201 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1045 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1046 • AD9220在时钟高电平下是不是一直采样但不转换，到低电平的时候才进行转换并输出？ 400 • 使用比较器AD8611把模拟信号转化为数字信号，振荡出的信号出不来，无法仿真，为什么？ 142 • 如何对74HC165的代码Proteus仿真 1467 • 请问74HC165芯片怎么进行并行转串行的实验？ 1627 • STM32 PE0按下时产生的下降沿触发外中断0，那在释放会产生上升沿，会不会触发外中断1？ 229 • 51单片机外部中断0如果选择跳变沿触发方式会不会影响中断？ 648 1个回答

答案对人有帮助，有参考价值 0 没明白您说的意思，能把接线图附上来吗因为74lv165的ser管脚是串行输入端，是随着clk一位一位移进寄存器的

2 小时前评论举报任青