[问答]

求助，想请教下关于DAC5681Z的使用问题

问答对人有帮助，内容完整，我也想知道答案 0 想请教下关于DAC5681Z的使用问题，具体如下：利用两个OSERDES原语模块（时钟相同）分别产生随路时钟DCLK和16bit数据，想问下这样有什么问题吗？会不会不满足DAC芯片的建立时间要求呢？以及当DCLKP/N=96MHz，输入数据和随路时钟满足的建立时间手册中没有给出，如下图所示： 0 本主题由 Harmony技术专家于 2024-12-9 16:29 审核通过
2024-12-9 07:55:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 83 个回答。邀请回答 heks 该类别下有 75 个回答。邀请回答 wang21cj 该类别下有 72 个回答。邀请回答普罗旺斯的薰衣草该类别下有 69 个回答。邀请回答 hgimtk 该类别下有 64 个回答。邀请回答 chm5 该类别下有 62 个回答。邀请回答风动影随该类别下有 55 个回答。邀请回答 lksas 该类别下有 54 个回答。邀请回答 zhhx1985 该类别下有 53 个回答。邀请回答站着幻想该类别下有 52 个回答。邀请回答 hfgsd 该类别下有 51 个回答。邀请回答你又知道了该类别下有 50 个回答。邀请回答青上也该类别下有 50 个回答。邀请回答 zhouxk 该类别下有 50 个回答。邀请回答 kghfh 该类别下有 50 个回答。邀请回答 blueshine 该类别下有 50 个回答。邀请回答 fdhsfagd 该类别下有 50 个回答。邀请回答 ufydsyfsf 该类别下有 49 个回答。邀请回答 dsdfshf 该类别下有 49 个回答。邀请回答深海零下一度1 该类别下有 49 个回答。邀请回答举报王燕相关推荐 • dac5681z用Matlab多次仿真，但是DAC出来的信号质量很差，是哪里的问题？ 538 • 每个DAC5681使用1片FPGA+cdce62005管理，4路同步输出时，用DAC5681的SYNC控制还是CDCE62005的SYNC信号控制？ 363 • 我想请教一下关于PLL的使用问题 2809 • 请教 612 • 想请教下DSP配合什么芯片能输出正负10伏可调的直流电压~ 6336 • 想请教下body mount and magnet mount antenna怎么翻译 3430 • 关于STM32开发USB的数据端口配置问题 1718 • 想请教下电源芯片电路变压器绕制问题 2587 • 求SI4432睡眠模式操作 3610 • 求助：zilog公司的Z0861108PSC单片机可以用什么代换？ 2424 2个回答

答案对人有帮助，有参考价值 0 器件有自身的时钟系统, 自身更改 DCLK 频率, 影响的是数据传输的速率, 而信号建立不应该受影响

2024-12-9 16:17:01 评论举报施稚惇

答案对人有帮助，有参考价值 0 关于您的问题，我会尽量提供帮助。首先，我们需要了解DAC5681Z的规格和要求。DAC5681Z是一款高速模数转换器，具有16位分辨率和高达1.2 GSPS的采样率。在设计时，确实需要考虑时钟和数据的建立时间要求。 1. 使用两个OSERDES原语模块产生随路时钟DCLK和16bit数据：理论上，使用两个OSERDES原语模块分别产生随路时钟DCLK和16bit数据是可以的，但需要确保时钟和数据的同步性。由于两个OSERDES模块的时钟相同，这有助于保持同步。但是，您需要确保时钟和数据之间的相位关系满足DAC5681Z的要求。 2. 是否满足DAC芯片的建立时间要求：关于建立时间，DAC5681Z的数据手册中通常会给出具体的参数。如果没有给出具体的建立时间，您可以参考类似型号的DAC芯片的建立时间要求，或者联系制造商获取更多信息。一般来说，高速DAC芯片的建立时间要求相对较高，因此需要确保时钟和数据的同步性和稳定性。 3. DCLKP/N=96MHz时的建立时间：由于您没有提供DAC5681Z的数据手册，我无法直接给出具体的建立时间要求。但是，您可以查阅DAC5681Z的数据手册，找到与DCLKP/N=96MHz相关的建立时间参数。如果手册中没有给出具体的建立时间，您可以尝试联系制造商获取更多信息。总之，使用两个OSERDES原语模块产生随路时钟DCLK和16bit数据是可行的，但需要确保时钟和数据的同步性和稳定性。同时，您需要查阅DAC5681Z的数据手册，了解具体的建立时间要求，并确保您的设计满足这些要求。如果有任何疑问，建议您联系DAC5681Z的制造商获取更多技术支持。

2024-12-9 18:05:34 评论举报摩托罗拉